参数资料
| 型号： | XA3SD1800A-4CSG484Q |
| 厂商： | Xilinx Inc |
| 文件页数： | 49/58页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3ADSP FPGA 1800K 484CSBG |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 84 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB数： | 4160 |
| 逻辑元件/单元数： | 37440 |
| RAM 位总计： | 1548288 |
| 输入/输出数： | 309 |
| 门数： | 1800000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 484-FBGA，CSPBGA |
| 供应商设备封装： | 484-CSPBGA |
| 配用： | 122-1574-ND - KIT DEVELOPMENT SPARTAN 3ADSP |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
53
Serial Peripheral Interface Configuration Timing
X-Ref Target - Figure 14
Figure 14: Waveforms for Serial Peripheral Interface Configuration
Table 53: Timing for Serial Peripheral Interface Configuration Mode
Symbol
Description
Minimum
Maximum
Units
TCCLK1
Initial CCLK clock period
See Table 47
TCCLKn
CCLK clock period after FPGA loads ConfigRate setting
See Table 47
TMINIT
Setup time on VS[2:0] variant-select pins and M[2:0] mode pins before the rising
edge of INIT_B
50
–ns
TINITM
Hold time on VS[2:0] variant-select pins and M[2:0] mode pins after the rising
edge of INIT_B
0
–ns
TCCO
MOSI output valid delay after CCLK falling edge
See Table 51
TDCC
Setup time on DIN data input before CCLK rising edge
See Table 51
TCCD
Hold time on DIN data input after CCLK rising edge
0
–ns
T
DH
T
DSU
Command
(msb)
T
V
T
CSS
<1:1:1>
INIT_B
M[2:0]
T
MINIT
T
INITM
DIN
CCLK
(Input)
T
CCLK
n
T
CCLK1
VS[2:0]
(Input)
New ConfigRate active
Mode input pins M[2:0] and variant select input pins VS[2:0] are sampled when INIT_B
goes High. After this point, input values do not matter until DONE goes High, at which
point these pins become user-I/O pins.
<0:0:1>
Pin initially pulled High by internal pull-up resistor if PUDC_B input is Low.
Pin initially high-impedance (Hi-Z) if PUDC_B input is High. External pull-up resistor required on CSO_B.
T
CCLK1
T
MCCL
n
T
MCCH
n
(Input)
Data
CSO_B
MOSI
T
CCO
T
MCCL1
T
MCCH1
T
DCC
T
CCD
(Input)
PROG_B
PUDC_B
(Input)
PUDC_B must be stable before INIT_B goes High and constant throughout the configuration process.
DS705_14_041311
(Open-Drain)
Shaded values indicate specifications on attached SPI Flash PROM.
Command
(msb-1)
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