参数资料
| 型号： | XA3SD1800A-4CSG484Q |
| 厂商： | Xilinx Inc |
| 文件页数： | 14/58页 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3ADSP FPGA 1800K 484CSBG |
| 产品培训模块： | Extended Spartan 3A FPGA Family |
| 标准包装： | 84 |
| 系列： | Spartan®-3A DSP XA |
| LAB/CLB数： | 4160 |
| 逻辑元件/单元数： | 37440 |
| RAM 位总计： | 1548288 |
| 输入/输出数： | 309 |
| 门数： | 1800000 |
| 电源电压： | 1.14 V ~ 1.26 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 125°C |
| 封装/外壳： | 484-FBGA，CSPBGA |
| 供应商设备封装： | 484-CSPBGA |
| 配用： | 122-1574-ND - KIT DEVELOPMENT SPARTAN 3ADSP |
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XA Spartan-3A DSP Automotive FPGA Family Data Sheet
DS705 (v2.0) April 18, 2011
Product Specification
21
Input Propagation Times
Input Timing Adjustments
Table 22: Propagation Times for the IOB Input Path
Symbol
Description
Conditions
IFD_DELAY
_VALUE
Device
Speed Grade: -4
Units
Max
Propagation Times
TIOPLI
The time it takes for data to travel from the Input
pin through the IFF latch to the I output with no
input delay programmed
LVCMOS25(2)
0
XA3SD1800A
2.04
ns
XA3SD3400A
2.11
ns
TIOPLID
The time it takes for data to travel from the Input
pin through the IFF latch to the I output with the
input delay programmed
LVCMOS25(2)
1
XA3SD1800A
2.47
ns
23.06
ns
33.86
ns
44.43
ns
54.39
ns
65.32
ns
76.24
ns
86.86
ns
1
XA3SD3400A
2.67
ns
23.25
ns
34.04
ns
44.62
ns
54.49
ns
65.31
ns
76.18
ns
86.78
ns
Notes:
1.
The numbers in this table are tested using the methodology presented in Table 27 and are based on the operating conditions set forth in
2.
This propagation time requires adjustment whenever a signal standard other than LVCMOS25 is assigned to the data Input. When this is
true, add the appropriate Input adjustment from Table 23.
Table 23: Input Timing Adjustments by IOSTANDARD
Convert Input Time from LVCMOS25 to the
Following Signal Standard (IOSTANDARD)
Add the Adjustment Below
Units
Speed Grade: -4
Single-Ended Standards
LVTTL
0.62
ns
LVCMOS33
0.54
ns
LVCMOS25
0.00
ns
LVCMOS18
0.83
ns
LVCMOS15
0.60
ns
LVCMOS12
0.31
ns
PCI33_3
0.45
ns
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