参数资料
| 型号： | XC3042A-7PQ100C |
| 厂商： | Xilinx Inc |
| 文件页数： | 22/76页 |
| 文件大小： | 0K |
| 描述： | IC LOGIC CL ARRAY 4200GAT 100PQF |
| 产品变化通告： | Product Discontinuation 27/Apr/2010 |
| 标准包装： | 1 |
| 系列： | XC3000A/L |
| LAB/CLB数： | 144 |
| RAM 位总计： | 30784 |
| 输入/输出数： | 82 |
| 门数： | 3000 |
| 电源电压： | 4.75 V ~ 5.25 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 100-BQFP |
| 供应商设备封装： | 100-QFP（14x20） |
| 其它名称： | 122-1026 |
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R
November 9, 1998 (Version 3.1)
7-31
XC3000 Series Field Programmable Gate Arrays
7
Slave Serial Mode
In Slave Serial mode, an external signal drives the CCLK
input(s) of the FPGA(s). The serial configuration bitstream
must be available at the DIN input of the lead FPGA a short
set-up time before each rising CCLK edge. The lead device
then presents the preamble data (and all data that over-
flows the lead device) on its DOUT pin. There is an internal
delay of 0.5 CCLK periods, which means that DOUT
changes on the falling CCLK edge, and the next device in
the daisy-chain accepts data on the subsequent rising
CCLK edge.
D/P
RESET
X5993
FPGA
General-
Purpose
User I/O
Pins
+5 V
M0
M1
PWRDWN
CCLK
DIN
STRB
D0
D1
D2
D3
D4
D5
D6
D7
RESET
I/O
Port
Micro
Computer
DOUT
HDC
LDC
M2
...
Other
I/O Pins
INIT
+5 V
5 k
If Readback is
Activated, a
5-k
Resistor is
Required in
Series with M1
*
Optional
Daisy-Chained
LCAs with
Different
Configurations
*
Figure 29: Slave Serial Mode Circuit Diagram
Product Obsolete or Under Obsolescence
相关PDF资料 |
PDF描述 |
|---|---|
| ABC65DRES-S734 | CONN EDGECARD 130PS .100 EYELET |
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| EMC18DTEF | CONN EDGECARD 36POS .100 EYELET |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| XC3042A-7PQ100C0167 | 制造商:Xilinx 功能描述: |
| XC3042A-7PQ100C0262 | 制造商:Xilinx 功能描述: |
| XC3042A-7PQ100C0341 | 制造商:Xilinx 功能描述: |
| XC3042A-7PQ100I | 制造商: 功能描述: 制造商:undefined 功能描述: |
| XC3042A-7PQG100I | 制造商:Xilinx 功能描述: |
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