参数资料
| 型号： | XC3090L-8PC84C |
| 厂商： | Xilinx Inc |
| 文件页数： | 19/76页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 3.3V C-TEMP 84-PLCC |
| 产品变化通告： | XC3000(L) Discontinuation 01/Feb/2003 |
| 标准包装： | 15 |
| 系列： | XC3000A/L |
| LAB/CLB数： | 320 |
| RAM 位总计： | 64160 |
| 输入/输出数： | 70 |
| 门数： | 6000 |
| 电源电压： | 3 V ~ 3.6 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 84-LCC（J 形引线） |
| 供应商设备封装： | 84-PLCC |
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R
XC3000 Series Field Programmable Gate Arrays
7-28
November 9, 1998 (Version 3.1)
Notes:
1. At power-up, VCC must rise from 2.0 V to VCC min in less than 25 ms. If this is not possible, configuration can be delayed by
holding RESET Low until VCC has reached 4.0 V (2.5 V for the XC3000L). A very long VCC rise time of >100 ms, or a
non-monotonically rising VCC may require a >6-s High level on RESET, followed by a >6-s Low level on RESET and D/P
after VCC has reached 4.0 V (2.5 V for the XC3000L).
2. Configuration can be controlled by holding RESET Low with or until after the INIT of all daisy-chain slave-mode devices is
High.
This timing diagram shows that the EPROM requirements are extremely relaxed:
EPROM access time can be longer than 4000 ns. EPROM data output has no hold time requirements.
Figure 26: Master Parallel Mode Programming Switching Characteristics
Address for Byte n
Byte
2 TDRC
Address for Byte n + 1
D7
D6
A0-A15
(output)
D0-D7
RCLK
(output)
CCLK
(output)
DOUT
(output)
1 TRAC
7 CCLKs
CCLK
3 TRCD
Byte n - 1
X5380
Description
Symbol
Min
Max
Units
RCLK
To address valid
To data setup
To data hold
RCLK High
RCLK Low
1
2
3
TRAC
TDRC
TRCD
TRCH
TRCL
0
60
0
600
4.0
200
ns
s
Product Obsolete or Under Obsolescence
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| XC3090L-8PC84I | 功能描述:IC FPGA 3.3V I-TEMP 84-PLCC RoHS:否 类别:集成电路 (IC) >> 嵌入式 - FPGA（现场可编程门阵列） 系列:XC3000A/L 产品变化通告:XC4000(E,L) Discontinuation 01/April/2002 标准包装:24 系列:XC4000E/X LAB/CLB数:100 逻辑元件/单元数:238 RAM 位总计:3200 输入/输出数:80 门数:3000 电源电压:4.5 V ~ 5.5 V 安装类型:表面贴装 工作温度:-40°C ~ 100°C 封装/外壳:120-BCBGA 供应商设备封装:120-CPGA（34.55x34.55） |
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