参数资料
| 型号： | XRT72L53IB-F |
| 厂商： | Exar Corporation |
| 文件页数： | 43/467页 |
| 文件大小： | 0K |
| 描述： | IC FRAMER DS3/E3 3CH 272PBGA |
| 产品变化通告： | XRT72Lx Series Obsolescence 02/May/2012 |
| 标准包装： | 40 |
| 控制器类型： | DS3/E3 调帧器 |
| 电源电压： | 3.3V |
| 电流 - 电源： | 190mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 272-BBGA |
| 供应商设备封装： | 272-PBGA（27x27） |
| 包装： | 托盘 |
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XRT72L53
THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
á
PRELIMINARY
REV. P1.1.7
137
non quickly results in the local Microprocessor/Micro-
controller being tied up in a continuous cycle of exe-
cuting this one interrupt service routine. Consequent-
ly, the local Microprocessor/Microcontroller (along
with portions of the overall system) now becomes
non-functional.
In order to prevent this phenomenon from ever occur-
ring, the Framer IC allows the user to automatically
reset the interrupt enable bits, following their activa-
tion. The user can implement this feature by writing
the appropriate value into Bit 3 (Interrupt Enable Re-
set) within the Framer Operating Mode register, as il-
lustrated below.
Writing a “1” to this bit-field configures the Framer to
automatically disable a given interrupt, following its
activation. Writing a “0” to this bit-field configures the
Framer to leave the Interrupt Enable bit as is, follow-
ing interrupt activation.
If the Automatic Reset of Interrupt Enable Bits feature
is implemented, then configure the Microprocessor/
Microcontroller to go back and re-enable these inter-
rupts at a later time.
2.7.2
One-Second Interrupts
The Block Interrupt Status register, and Block Inter-
rupt Enable register each contain a bit-field for the
One-Second Interrupt. If this interrupt is enabled
(within the Block Interrupt Enable register), then the
Framer will automatically generate an interrupt re-
quest to the Microprocessor/Microcontroller repeat-
edly at one-second intervals. At a minimum, the us-
er’s interrupt service routine must service this inter-
rupt by reading the Block Interrupt Status register
(Address = 0x05). Once the Microprocessor/Micro-
controller has read this register, then the following
things will happen.
1. The One-Second Interrupt bit-field, within the
Block Interrupt Status register, will be reset to “0”.
2. The Framer will negate the INT (Interrupt
Request) output pin.
The purpose of providing this One-Second interrupt is
to allow the Microprocessor/Microcontroller the op-
portunity to perform certain tasks at One-Second in-
tervals. This can accomplished by including the nec-
essary code (for these various tasks) as a part of the
interrupt service routine, for the One-Second type in-
terrupt. Some of these tasks could include:
Reading in the contents of the One-Second Perfor-
mance Monitor registers.
Reading various other Performance Monitor regis-
ters.
Writing a new PMDL Message into the Transmit
LAPD Message buffer. After the LAPD Transmitter
has been enabled and commanded to initiate trans-
mission of the LAPD Message frame (containing
the PMDL Message, residing within the Transmit
LAPD Message buffer), the LAPD Transmitter will
continue to re-transmit this same LAPD Message
frame, repeatedly at One-Second intervals, until it
has been disabled. If a new PMDL message is writ-
ten into the Transmit LAPD Message buffer immedi-
ately following the occurrence of a One-Second
Interrupt, then this will ensure that this Write activity
will not interfere with this periodic transmission of
the LAPD Message frames.
Notes regarding the Block Interrupt Enable and Block
Interrupt Status Registers:
1. The Block Interrupt Enable Register allows for
globally disable all potential interrupts within
either the Transmit or Receive sections, by writing
a “0” into the appropriate bit-field of this register.
However, the Block Interrupt Enable register does
not allow for globally enabling all potential inter-
rupts within a given functional block. In other
words, enabling a given functional block does not
automatically enable all of its potential interrupt
sources. Those potential interrupt sources that
have been disabled at the source level will remain
disabled, independent of the status of their asso-
ciated functional blocks.
2. The Block Interrupt Enable register is set to
“0x00” upon power or reset. Therefore, some “1’s”
must be written into this register, in order to
enable some of the interrupts.
FRAMER OPERATING MODE REGISTER (ADDRESS = 0X00)
BIT 7BIT 6BIT 5BIT 4
BIT 3BIT 2BIT 1BIT 0
Local
Loop-Back
DS3/E3
Internal
LOS Enable
RESET
Interrupt
Enable Reset
Frame Format
TimRefSel[1:0]
R/W
00
0
000
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