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参数资料
型号： XRT72L53IB-F
厂商： Exar Corporation
文件页数： 47/467页
文件大小： 0K
描述： IC FRAMER DS3/E3 3CH 272PBGA
产品变化通告： XRT72Lx Series Obsolescence 02/May/2012
标准包装： 40
控制器类型： DS3/E3 调帧器
电源电压： 3.3V
电流 - 电源： 190mA
工作温度： -40°C ~ 85°C
安装类型： 表面贴装
封装/外壳： 272-BBGA
供应商设备封装： 272-PBGA（27x27）
包装： 托盘
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á
á THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER XRT72L53
PRELIMINARY
REV. P1.1.7
140
and will then branch program control to the Framer in-
terrupt service routine. In the case of Figure 37, the
interrupt service routine will be located in 0x0003 in
code memory. The 8051 CPU does not issue an In-
terrupt Acknowledge signal back to the Framer IC. It
will just begin processing through the Framer’s inter-
rupt service routine. One the CPU has eliminated the
cause(s) of the interrupt request, the Framer’s INT
output pin will be negated (e.g., go "High”) and the
CPU will return from the Interrupt Service Routine
and resume normal operation.
2.9
INTERFACING THE FRAMER IC TO A MOTOROLA-
TYPE
MICROPROCESSOR
This section discusses how to interface the
XRT72L53 DS3/E3 Framer IC to the MC68000 Micro-
processor.
Figure 38 presents a schematic on how to interface
the XRT72L53 DS3/E3 Framer IC to the MC68000
Microprocessor, over an 8-bit wide bi-directional data
bus.
In general, the approach to interfacing these two de-
vices is straightforward. However, the XRT72L53
DS3/E3 Framer IC does not provide an interrupt vec-
tor to the MC68000 during an Interrupt Acknowledge
cycle. Therefore, the design must be configured to
support auto-vectored interrupts. Auto-vectored inter-
rupt processing is a feature offered by the MC68000
Family of Microprocessors, where, if the microproces-
sor knows (prior to any IACK cycle) the Interrupt Lev-
el of this current interrupt, and that the interrupting
peripheral does not support vectored interrupts, then
the Microprocessor will generate its own Interrupt
Vector. The schematic shown in Figure 38, has been
configured to support auto-vectored interrupts.
Functional Description of Circuit illustrated in
Figure 38.
When the XRT72L53 DS3/E3 Framer IC generates
an Interrupt, the INT output will toggle "Low”. This will
force Input 6, of the Interrupt Priority Encoder chip
FIGURE 38. SCHEMATIC DEPICTING HOW TO INTERFACE THE XRT72L53 DS3/E3 FRAMER IC TO THE MC68000
MICROPROCESSOR
1
U13B
74HC04
3
4
3.3V
5V
DATA_STROBE*
DECODED FUNCTION CODE
To Address Decoder
ADDRESS_STROBE*
1
2
4E N
HPRI/BIN
1
-
0/Z10
1/Z11
2/Z12
3/Z13
4/Z14
5/Z15
6/Z16
7/Z17
V18
10
11
12
13
14
15
16
17
18
U9
74HC148
5
4
3
2
1
13
12
11
10
6
7
9
14
15
From Address Decoder
DATA_STROBE*
D[15:8]
5V
ADDRESS_STROBE*
XRT72L53 INTERRUPT REQUEST
U6
XRT72L53
T19
P17
J17
L18
L20
K20
K19
K18
K17
J20
J19
R20
P18
P19
P20
N18
N19
N20
M17
M18
H20
R18
T20
V20
R19
M19
M20
RESET
WRB_RW
Rdy_Dtck
D0
D1
D2
D3
D4
D5
D6
D7
A0
A1
A2
A3
A4
A5
A6
A7
A8
INT
CS
MOTO/INTEL
RDB_DS
ALE_AS
A9
A10
&
U12A
74AHCT00
1
2
3
1
U13A
74HC04
1
2
U5
MC68000
18
9
10
5
4
3
2
1
64
63
62
61
60
59
58
57
56
55
54
29
30
31
32
33
34
35
36
37
28
27
26
21
25
24
23
6
7
8
38
39
40
41
42
43
44
45
46
47
48
49
50
51
RESET
R/W
DTACK
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
A1
A2
A3
A4
A5
A6
A7
A8
A9
FC0
FC1
FC2
VPA
IPL0
IPL1
IPL2
AS
UDS
LDS
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
A21
A22
A23
BIN/OCT
0
1
2
3
4
5
6
7
1
2
4
&EN
U10
74ACT138
6
4
5
1
2
3
15
14
13
12
11
10
9
7
BIN/OCT
0
1
2
3
4
5
6
7
1
2
4
&EN
U11
74ACT138
6
4
5
1
2
3
15
14
13
12
11
10
9
7
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