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参数资料
| 型号： | ZL50112GAG |
| 厂商： | ZARLINK SEMICONDUCTOR INC |
| 元件分类： | 通信及网络 |
| 英文描述： | SPECIALTY TELECOM CIRCUIT, PBGA552 |
| 封装： | 35 X 35 MM, 1.27 MM, PLASTIC, BGA-552 |
| 文件页数： | 109/113页 |
| 文件大小： | 1923K |
| 代理商： | ZL50112GAG |
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ZL50110/11/12/14
Data Sheet
95
Zarlink Semiconductor Inc.
Figure 39 - TBI Receive Timing Diagram
11.6.6
Management Interface Timing
The management interface is common for all inputs and consists of a serial data I/O line and a clock line.
Note 1:
Refer to Clause 22 in IEEE802.3 (2000) Standard for input/output signal timing characteristics.
Note 2:
Refer to Clause 22C.4 in IEEE802.3 (2000) Standard for output load description of MDIO.
Figure 40 - Management Interface Timing for Ethernet Port - Read
Parameter
Symbol
Min.
Typ.
Max.
Units
Notes
M_MDC Clock Output period
tMP
1990
2000
2010
ns
Note 1
M_MDC high
tMHI
900
1000
1100
ns
M_MDC low
tMLO
900
1000
1100
ns
M_MDC rise time
tMR
-
5
ns
M_MDC fall time
tMF
--
5
ns
M_MDIO setup time (MDC
rising edge)
tMS
10
-
ns
Note 1
M_MDIO hold time (M_MDC
rising edge)
tMH
0
-
ns
Note 1
M_MDIO Output Delay
(M_MDC falling edge)
tMD
1
-
300
ns
Note 2
Table 40 - MAC Management Timing Specification
/I/
/S/ /D/
/D/
/T/
/R/
/I/
tDH
tDS
tDH
tDS
tRC
RBC1
RBC0
RXD[9:0]
Signal_Detect
tMH
tMS
tMLO
tMHI
M_MDC
M_MDIO
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PDF描述 |
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