参数资料
| 型号： | 668-0003-C |
| 厂商： | Rabbit Semiconductor |
| 文件页数： | 133/228页 |
| 文件大小： | 0K |
| 描述： | IC CPU RABBIT2000 30MHZ 100PQFP |
| 标准包装： | 100 |
| 系列： | Rabbit 2000 |
| 处理器类型： | Rabbit 2000 8-位 |
| 速度： | 30MHz |
| 电压： | 2.7V，3V，3.3V，5V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-BQFP |
| 供应商设备封装： | 100-PQFP（14x20） |
| 包装： | 托盘 |
| 其它名称： | 316-1004 668-0003 |
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Rabbit 2000 Microprocessor User’s Manual
The MMIDR register shown in Table B-9 is used to enable and configure separate I & D
space support in addition to the /CS1 enable option used to improve the access time of
battery-backable SRAM.
NOTE: Bits [7:5] and [3:0] were always written with zero in the original Rabbit 2000 chip.
Table B-9. MMU Instruction/Data Register (MMIDR = 0x010)
MMU Instruction/Data Register
(MMIDR)
(Address = 0x10)
Bit(s)
Value
Description
7:6
00
These bits are ignored and always return zeros when read.
5
0
Enable A16 and A19 inversion independent of instruction/data.
1
Enable A16 and A19 inversion (controlled by bits 0-3) for data accesses only.
This enables the instruction/data split. This is separate I and D space.
4
0
Normal /CS1 operation.
1
Force /CS1 always active. This will not cause any conflicts as long as the
memory using /CS1 does not also share an Output Enable or Write Enable with
another memory.
3
0
Normal operation.
1
For a DATASEG access, invert A19 before MBxCR (bank select) decision.
2
0
Normal operation.
1
For a DATASEG access: invert A16
1
0
Normal operation.
1
For root access, invert A19 before MBxCR (bank select) decision.
0
Normal operation.
1
For root access, invert A16
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PDF描述 |
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