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参数资料
| 型号： | 72V293L6PFG |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | FIFO |
| 英文描述： | 64K X 18 OTHER FIFO, 4 ns, PQFP80 |
| 封装： | GREEN, PLASTIC, TQFP-80 |
| 文件页数： | 21/45页 |
| 文件大小： | 381K |
| 代理商： | 72V293L6PFG |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页当前第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页
28
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
IDT72V223/233/243/253/263/273/283/293 3.3V HIGH DENSITY SUPERSYNC IITM NARROW BUS FIFO
512 x 18, 1K x 9/18, 2K x 9/18, 4K x 9/18, 8K x 9/18, 16K x 9/18, 32K x 9/18, 64K x 9/18, 128K x 9
FEBRUARY 11, 2009
Figure
10.
Read
Timing
(First
Word
Fall
Through
Mode)
WCLK
12
WEN
D
0
-
D
17
RCLK
tENS
REN
Q
0
-Q
17
PAF
HF
PAE
IR
OR
W
1
W
1
W
2
W
3
W
m+2
W
[m+3]
tOHZ
tSKEW1
tENH
tDS
tDH
tOE
tA
tPAFS
tWFF
tENS
OE
tSKEW2
W
D
4666
drw13
tPAES
W
[D-n]
W
[D-n-1]
tA
tHF
tREF
W
[D-1]
W
D
tA
W
[D-n+1]
W
[m+4]
W
[D-n+2]
(1)
(2)
tENS
D-1
]
[
W
D-1
]
[
W
12
NOTES:
1.
t
SKEW1
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
IR
will
go
LOW
after
one
WCLK
cycle
plus
t
WFF
.If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
t
SKEW1
,then
the
IR
assertion
may
be
delayed
one
extra
WCLK
cycle.
2.
tSKEW2
is
the
minimum
time
between
a
rising
RCLK
edge
and
a
rising
WCLK
edge
to
guarantee
that
PAF
will
go
HIGH
after
one
WCLK
cycle
plus
t
PAFS
.If
the
time
between
the
rising
edge
of
RCLK
and
the
rising
edge
of
WCLK
is
less
than
t
SKEW2
,then
the
PAF
deassertion
may
be
delayed
one
extra
WCLK
cycle.
3.
LD
=
HIGH
4
.
n=
PAE
Offset,
m
=
PAF
offset
and
D
=
maximum
FIFO
depth.
5
.
Ifx18
Input
or
x18
Output
bus
Width
is
selected,
D
=
513
for
the
IDT72V223,
1,025
for
the
IDT72V233,
2,049
for
the
IDT72V243
,4,097
for
the
IDT72V253,
8,193
for
the
IDT72V263,
16,385
for
the
IDT72V273,
32,769
for
the
IDT72V283
and
65,537
for
the
IDT72V293.
Ifboth
x9
Input
and
x9
Output
bus
Widths
are
selected,
D
=
1,025
for
the
IDT72V223,
2,049
for
the
IDT72V233,
4,097
for
the
IDT
72V243,
8,193
for
the
IDT72V253,
16,385
for
the
IDT72V263,
32,769
for
the
IDT72V273,
65,537
for
the
IDT72V283
and
131,073
for
the
IDT72V293.
相关PDF资料 |
PDF描述 |
|---|---|
| 72V233L6BCG | 1K X 18 OTHER FIFO, 4 ns, PBGA100 |
| 72V3613L20PQF | 64 X 36 OTHER FIFO, 12 ns, PQFP132 |
| 72V3660L6PFG8 | 4K X 36 OTHER FIFO, 4 ns, PQFP128 |
| 7305-0-15-01-47-01-10-0 | BERYLLIUM COPPER, TIN LEAD (300) OVER NICKEL FINISH, PCB TERMINAL |
| 7305-0-15-15-47-27-10-0 | BERYLLIUM COPPER, GOLD (30) OVER NICKEL FINISH, PCB TERMINAL |
相关代理商/技术参数 |
参数描述 |
|---|---|
| 72V293L7-5BC | 功能描述:先进先出 128Kx9/ 64Kx18 3.3V SUPER SYNC II 先进先出 RoHS:否 制造商:IDT 电路数量: 数据总线宽度:18 bit 总线定向:Unidirectional 存储容量:4 Mbit 定时类型:Synchronous 组织:256 K x 18 最大时钟频率:100 MHz 访问时间:10 ns 电源电压-最大:3.6 V 电源电压-最小:6 V 最大工作电流:35 mA 最大工作温度:+ 85 C 封装 / 箱体:TQFP-80 封装: |
| 72V293L7-5BCI | 功能描述:先进先出 128Kx9/ 64Kx18 3.3V SUPER SYNC II 先进先出 RoHS:否 制造商:IDT 电路数量: 数据总线宽度:18 bit 总线定向:Unidirectional 存储容量:4 Mbit 定时类型:Synchronous 组织:256 K x 18 最大时钟频率:100 MHz 访问时间:10 ns 电源电压-最大:3.6 V 电源电压-最小:6 V 最大工作电流:35 mA 最大工作温度:+ 85 C 封装 / 箱体:TQFP-80 封装: |
| 72V293L7-5PF | 功能描述:先进先出 128Kx9/ 64Kx18 3.3V SUPER SYNC II 先进先出 RoHS:否 制造商:IDT 电路数量: 数据总线宽度:18 bit 总线定向:Unidirectional 存储容量:4 Mbit 定时类型:Synchronous 组织:256 K x 18 最大时钟频率:100 MHz 访问时间:10 ns 电源电压-最大:3.6 V 电源电压-最小:6 V 最大工作电流:35 mA 最大工作温度:+ 85 C 封装 / 箱体:TQFP-80 封装: |
| 72V293L7-5PF8 | 功能描述:先进先出 128Kx9/ 64Kx18 3.3V SUPER SYNC II 先进先出 RoHS:否 制造商:IDT 电路数量: 数据总线宽度:18 bit 总线定向:Unidirectional 存储容量:4 Mbit 定时类型:Synchronous 组织:256 K x 18 最大时钟频率:100 MHz 访问时间:10 ns 电源电压-最大:3.6 V 电源电压-最小:6 V 最大工作电流:35 mA 最大工作温度:+ 85 C 封装 / 箱体:TQFP-80 封装: |
| 72V293L7-5PF9 | 制造商:Integrated Device Technology Inc 功能描述:FIFO Mem Sync Dual Depth/Width Uni-Dir 64K x 18/128K x 9 80-Pin TQFP |
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