参数资料
| 型号： | A3PE600-PQG208I |
| 厂商： | Microsemi SoC |
| 文件页数： | 145/162页 |
| 文件大小： | 0K |
| 描述： | IC FPGA 600000 GATES 208-PQFP |
| 标准包装： | 24 |
| 系列： | ProASIC3E |
| RAM 位总计： | 110592 |
| 输入/输出数： | 147 |
| 门数： | 600000 |
| 电源电压： | 1.425 V ~ 1.575 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
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ProASIC3E Flash Family FPGAs
Revision 13
2-69
Clock Conditioning Circuits
CCC Electrical Specifications
Timing Characteristics
Table 2-98 ProASIC3E CCC/PLL Specification
Parameter
Minimum
Typical
Maximum
Units
Clock Conditioning Circuitry Input Frequency fIN_CCC
1.5
350
MHz
Clock Conditioning Circuitry Output Frequency fOUT_CCC
0.75
350
MHz
Delay Increments in Programmable Delay Blocks 1, 2
1603
ps
Serial Clock (SCLK) for Dynamic PLL4
125
MHz
Number of Programmable Values in Each
Programmable Delay Block
32
Input Period Jitter
1.5
ns
CCC Output Peak-to-Peak Period Jitter FCCC_OUT
Max Peak-to-Peak Period Jitter
1 Global
Network Used
3 Global
Networks Used
0.75 MHz to 24 MHz
0.50%
0.70%
24 MHz to 100 MHz
1.00%
1.20%
100 MHz to 250 MHz
1.75%
2.00%
250 MHz to 350 MHz
2.50%
5.60%
Acquisition Time
LockControl = 0
300
s
LockControl = 1
6.0
ms
Tracking Jitter 5
LockControl = 0
1.6
ns
LockControl = 1
0.8
ns
Output Duty Cycle
48.5
51.5
%
Delay Range in Block: Programmable Delay 1 1, 2
0.6
5.56
ns
Delay Range in Block: Programmable Delay 2 1,2
0.025
5.56
ns
Delay Range in Block: Fixed Delay1,4
2.2
ns
Notes:
1. This delay is a function of voltage and temperature. See Table 2-6 on page 2-5 for deratings
2. TJ = 25°C, VCC = 1.5 V.
3. When the CCC/PLL core is generated by Microsemi core generator software, not all delay values of the specified delay
increments are available. Refer to the Libero SoC Online Help for more information.
4. Maximum value obtained for a –2 speed-grade device in worst-case commercial conditions. For specific junction
temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating values.
5. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL input clock
edge. Tracking jitter does not measure the variation in PLL output period, which is covered by the period jitter
parameter.
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PDF描述 |
|---|---|
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| ACM43DRMD-S288 | CONN EDGECARD EXTEND 86POS 0.156 |
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参数描述 |
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