参数资料
| 型号： | AD5371BSTZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 27/29页 |
| 文件大小： | 0K |
| 描述： | IC DAC 14BIT 40CH SER 80-LQFP |
| 标准包装： | 1 |
| 设置时间： | 20µs |
| 位数： | 14 |
| 数据接口： | DSP，MICROWIRE?，QSPI?，串行，SPI? |
| 转换器数目： | 40 |
| 电压电源： | 模拟和数字，双 ± |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 80-LQFP |
| 供应商设备封装： | 80-LQFP（12x12） |
| 包装： | 托盘 |
| 输出数目和类型： | 40 电压，单极；40 电压，双极 |
| 采样率（每秒）： | * |
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AD5371
Rev. B | Page 6 of 28
TIMING CHARACTERISTICS
DVCC = 2.5 V to 5.5 V; VDD = 9 V to 16.5 V; VSS = 16.5 V to 8 V; VREFx = 3 V; AGND = DGND = SIGGNDx = 0 V; CL = 200 pF to GND;
RL = open circuit; gain (M), offset (C), and DAC offset registers at default values; all specifications TMIN to TMAX, unless otherwise noted.
Table 4. SPI Interface
Limit at TMIN, TMAX
Unit
Description
t1
20
ns min
SCLK cycle time
t2
8
ns min
SCLK high time
t3
8
ns min
SCLK low time
t4
11
ns min
SYNC falling edge to SCLK falling edge setup time
t5
20
ns min
Minimum SYNC high time
t6
10
ns min
24th SCLK falling edge to SYNC rising edge
t7
5
ns min
Data setup time
t8
5
ns min
Data hold time
42
ns max
SYNC rising edge to BUSY falling edge
t10
1/1.5
μs typ/μs max
BUSY pulse width low (single-channel update); see Table 9
t11
600
ns max
Single-channel update cycle time
t12
20
ns min
SYNC rising edge to LDAC falling edge
t13
10
ns min
LDAC pulse width low
t14
3
μs max
BUSY rising edge to DAC output response time
t15
0
ns min
BUSY rising edge to LDAC falling edge
t16
3
μs max
LDAC falling edge to DAC output response time
t17
20/30
μs typ/μs max
DAC output settling time
t18
140
ns max
CLR/RESET pulse activation time
t19
30
ns min
RESET pulse width low
t20
400
μs max
RESET time indicated by BUSY low
t21
270
ns min
Minimum SYNC high time in readback mode
25
ns max
SCLK rising edge to SDO valid
t23
80
ns max
RESET rising edge to BUSY falling edge
1 Guaranteed by design and characterization; not production tested.
2 All input signals are specified with tR = tF = 2 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.
3 See Figure 4 and Figure 5.
Table 5. LVDS Interface
Limit at TMIN, TMAX
Unit
Description
t1
12
ns min
SCLK cycle time
t2
5
ns min
SCLK pulse width high and low time
t3
5
ns min
SYNC to SCLK setup time
t4
3
ns min
Data setup time
t5
3
ns min
Data hold time
t6
3
ns min
SCLK to SYNC hold time
t7
10
ns min
SYNC high time
1 Guaranteed by design and characterization; not production tested.
2 All input signals are specified with tR = tF = 2 ns (10% to 90% of DVCC) and timed from a voltage level of 1.2 V.
3 See Figure 6.
相关PDF资料 |
PDF描述 |
|---|---|
| AD5383BSTZ-5 | IC DAC 12BIT 32CH 5V 100-LQFP |
| AD5384BBCZ-5 | IC DAC 14BIT 40CH 5V 100-CSPBGA |
| AD5398BCPZ-REEL | IC DAC 10BIT CURRENT-SINK 8LFCSP |
| AD5420AREZ-REEL7 | IC DAC 16BIT 1CH SER 24TSSOP |
| AD5425YRM | IC DAC MULTIPLYING 8BIT 10-MSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| AD5371BSTZ-REEL | 功能描述:IC DAC 14BIT 40CH SER 80-LQFP RoHS:是 类别:集成电路 (IC) >> 数据采集 - 数模转换器 系列:- 产品培训模块:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 标准包装:1,000 系列:- 设置时间:1µs 位数:8 数据接口:串行 转换器数目:8 电压电源:双 ± 功率耗散（最大）:941mW 工作温度:0°C ~ 70°C 安装类型:表面贴装 封装/外壳:24-SOIC（0.295"，7.50mm 宽） 供应商设备封装:24-SOIC W 包装:带卷 (TR) 输出数目和类型:8 电压，单极 采样率（每秒）:* |
| AD5372 | 制造商:AD 制造商全称:Analog Devices 功能描述:32-Channel, 16/14, Serial Input, Voltage-Output DACs |
| AD5372BCPZ | 制造商:Analog Devices 功能描述:DAC 32CH-CH RES-STRING 16BIT 56LFCSP EP - Trays |
| AD5372BCPZ-REEL7 | 制造商:Analog Devices 功能描述:DAC 32CH-CH RES-STRING 16BIT 56LFCSP EP - Tape and Reel |
| AD5372BCPZ-RL7 | 功能描述:16 Bit Digital to Analog Converter 32 56-LFCSP-VQ (8x8) 制造商:analog devices inc. 系列:- 包装:带卷（TR） 零件状态:上次购买时间 位数:16 数模转换器数:32 建立时间:30μs 输出类型:Voltage - Buffered 差分输出:无 数据接口:SPI，DSP 参考类型:外部 电压 - 电源，模拟:9 V ~ 16.5 V，-4.5 V ~ 16.5 V 电压 - 电源，数字:2.5 V ~ 5.5 V INL/DNL（LSB）:±4（最大），±1（最大） 架构:电阻串 DAC 工作温度:-40°C ~ 85°C 封装/外壳:56-VFQFN 裸露焊盘，CSP 供应商器件封装:56-LFCSP-VQ（8x8） 标准包装:1 |
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