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参数资料
型号： AD6624AABC
厂商： ANALOG DEVICES INC
元件分类： 通信及网络
英文描述： Four-Channel, 100 MSPS Digital Receive Signal Processor (RSP)
中文描述： SPECIALTY TELECOM CIRCUIT, PBGA196
封装： PLASTIC, BGA-196
文件页数： 2/40页
文件大小： 636K
代理商： AD6624AABC
REV. 0
AD6624A
–2–
FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
GENERAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
FUNCTIONAL BLOCK DIAGRAM . . . . . . . . . . . . . . . . . . . . 1
SPECIFICATIONS/CHARACTERISTICS . . . . . . . . . . . . . . . . 3
TIMING DIAGRAMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
ABSOLUTE MAXIMUM RATINGS . . . . . . . . . . . . . . . . . . . . 9
PIN FUNCTION DESCRIPTIONS . . . . . . . . . . . . . . . . . . . . 11
ARCHITECTURE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
EXAMPLE FILTER RESPONSE . . . . . . . . . . . . . . . . . . . . . . 14
INPUT DATA PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Input Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Input Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Input Enable Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
Gain Switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Input Data Scaling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Scaling with Fixed-Point ADCs . . . . . . . . . . . . . . . . . . . . . . . 16
Scaling with Floating-Point or Gain-Ranging ADCs . . . . . . . 16
NUMERICALLY CONTROLLED OSCILLATOR . . . . . . . . 17
Frequency Translation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
NCO Frequency Hold-Off Register . . . . . . . . . . . . . . . . . . . . 17
Phase Offset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
NCO Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Bypass . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Phase Dither . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Amplitude Dither . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Clear Phase Accumulator on HOP . . . . . . . . . . . . . . . . . . . . . 17
Input Enable Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Mode 00: Blank On IEN Low . . . . . . . . . . . . . . . . . . . . . . . . 17
Mode 01: Clock On IEN High . . . . . . . . . . . . . . . . . . . . . . . 18
Mode 10: Clock on IEN Transition to High . . . . . . . . . . . . . 18
Mode 11: Clock on IEN Transition to Low . . . . . . . . . . . . . . 18
WB Input Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
Sync Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
SECOND ORDER rCIC FILTER . . . . . . . . . . . . . . . . . . . . . . 18
rCIC2 Rejection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Example Calculations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
Decimation and Interpolation Registers . . . . . . . . . . . . . . . . . 19
rCIC2 Scale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
FIFTH ORDER CASCADED INTEGRATOR COMB
FILTER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
CIC5 Rejection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
RAM COEFFICIENT FILTER . . . . . . . . . . . . . . . . . . . . . . . . 20
RCF Decimation Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
RCF Decimation Phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
RCF Filter Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
RCF Output Scale Factor and Control Register . . . . . . . . . . 21
USER-CONFIGURABLE BUILT-IN SELF-TEST (BIST) . . 22
RAM BIST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
CHANNEL BIST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
CHIP SYNCHRONIZATION . . . . . . . . . . . . . . . . . . . . . . . . . 22
Start . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
Hop . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
SERIAL OUTPUT DATA PORT . . . . . . . . . . . . . . . . . . . . . . 24
Serial Output Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Compact Serial Data Format . . . . . . . . . . . . . . . . . . . . . . . . . 24
Serial Data Frame (Serial Bus Master) . . . . . . . . . . . . . . . . . . 24
Serial Data Frame (Serial Cascade) . . . . . . . . . . . . . . . . . . . . 25
Configuring the Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Serial Port Data Rate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
Serial Port to DSP Interconnection . . . . . . . . . . . . . . . . . . . . 25
Serial Slave Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Serial Ports Cascaded . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Serial Output Frame Timing (Master and Slave) . . . . . . . . . . 26
Serial Port Timing Specifications . . . . . . . . . . . . . . . . . . . . . . 28
SBM0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
SCLK . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
SDIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
SDO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
SDFS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
SDFE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Serial Word Length . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
SDFS Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Mapping RCF Data to the BIST Registers . . . . . . . . . . . . . . 30
0x00–0x7F: Coefficient Memory (CMEM) . . . . . . . . . . . . . . 30
0x80: Channel Sleep Register . . . . . . . . . . . . . . . . . . . . . . . . 30
0x81: Soft_SYNC Register . . . . . . . . . . . . . . . . . . . . . . . . . . 30
0x82: Pin_SYNC Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
0x83: Start Hold-Off Counter . . . . . . . . . . . . . . . . . . . . . . . . 30
0x84: NCO Frequency Hold-Off Counter . . . . . . . . . . . . . . 30
0x85: NCO Frequency Register 0 . . . . . . . . . . . . . . . . . . . . . 30
0x86: NCO Frequency Register 1 . . . . . . . . . . . . . . . . . . . . . 30
0x87: NCO Phase Offset Register . . . . . . . . . . . . . . . . . . . . . 30
0x88: NCO Control Register . . . . . . . . . . . . . . . . . . . . . . . . . 30
0x90: rCIC2 Decimation – 1 (M
rCIC2
–1) . . . . . . . . . . . . . . . . 31
0x91: rCIC2 Interpolation – 1 (L
rCIC2
–1) . . . . . . . . . . . . . . . 31
0x92: rCIC2 Scale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
0x93: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
0x94: CIC5 Decimation – 1 (M
CIC5
–1) . . . . . . . . . . . . . . . . . 31
0x95: CIC5 Scale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
0x96: . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
0xA0: RCF Decimation – 1 (M
RCF
–1) . . . . . . . . . . . . . . . . . . 31
0xA1: RCF Decimation Phase (P
) . . . . . . . . . . . . . . . . . . 31
0xA2: RCF Number of Taps Minus One (N
RCF
-1) . . . . . . . . 31
0xA3: RCF Coefficient Offset (CO
RCF
) . . . . . . . . . . . . . . . . . 31
0xA4: RCF Control Register . . . . . . . . . . . . . . . . . . . . . . . . . 31
0xA5: BIST Register for I . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
0xA6: BIST Register for Q . . . . . . . . . . . . . . . . . . . . . . . . . . 32
0xA7: BIST Control Register . . . . . . . . . . . . . . . . . . . . . . . . 32
0xA8: RAM BIST Control Register . . . . . . . . . . . . . . . . . . . 32
0xA9: Serial Port Control Register . . . . . . . . . . . . . . . . . . . . 32
MICROPORT CONTROL . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
External Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Access Control Register (ACR) . . . . . . . . . . . . . . . . . . . . . . . 33
External Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Channel Address Register (CAR) . . . . . . . . . . . . . . . . . . . . . . 34
SOFT_SYNC Control Register . . . . . . . . . . . . . . . . . . . . . . . 34
PIN_SYNC Control Register . . . . . . . . . . . . . . . . . . . . . . . . . 34
SLEEP Control Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Data Address Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Write Sequencing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Read Sequencing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Read/Write Chaining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Intel Nonmultiplexed Mode (INM) . . . . . . . . . . . . . . . . . . . . 35
Motorola Nonmultiplexed Mode (MNM) . . . . . . . . . . . . . . . 35
Input Port Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . 35
SERIAL PORT CONTROL . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
JTAG BOUNDARY SCAN . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
INTERNAL WRITE ACCESS . . . . . . . . . . . . . . . . . . . . . . . . . 37
Write Pseudocode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
INTERNAL READ ACCESS . . . . . . . . . . . . . . . . . . . . . . . . . . 38
Read Pseudocode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
OUTLINE DIMENSIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
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PDF描述
AD6630AR-REEL Differential, Low Noise IF Gain Block with Output Clamping
AD6630AR Differential, Low Noise IF Gain Block with Output Clamping
AD6630PCB Differential, Low Noise IF Gain Block with Output Clamping
AD6630R Differential, Low Noise IF Gain Block with Output Clamping
AD6633 Multichannel Digital Upconverter with VersaCREST Crest Reduction Engine
相关代理商/技术参数
参数描述
AD6624AABCZ 功能描述:DIGITAL SIGNAL PROC 196 CSP-BGA RoHS:是 类别:集成电路 (IC) >> 专用 IC 系列:* 产品培训模块:Lead (SnPb) Finish for COTS Obsolescence Mitigation Program 标准包装:1 系列:- 类型:调帧器 应用:数据传输 安装类型:表面贴装 封装/外壳:400-BBGA 供应商设备封装:400-PBGA（27x27） 包装:散装
AD6624AS 制造商:AD 制造商全称:Analog Devices 功能描述:Four-Channel, 80 MSPS Digital Receive Signal Processor (RSP)
AD6624AS/PCB 制造商:AD 制造商全称:Analog Devices 功能描述:Four-Channel, 100 MSPS Digital Receive Signal Processor (RSP)
AD6624S/PCB 制造商:AD 制造商全称:Analog Devices 功能描述:Four-Channel, 80 MSPS Digital Receive Signal Processor (RSP)
AD662AQ 制造商:未知厂家 制造商全称:未知厂家 功能描述:12-Bit Digital-to-Analog Converter
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