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参数资料
| 型号： | AD7713ARZ-REEL |
| 厂商： | Analog Devices Inc |
| 文件页数： | 22/28页 |
| 文件大小： | 0K |
| 描述： | IC ADC 24BIT SIGMA-DELTA 24SOIC |
| 标准包装： | 1,000 |
| 位数： | 24 |
| 采样率（每秒）： | 205 |
| 数据接口： | 串行 |
| 转换器数目： | 1 |
| 功率耗散（最大）： | 5.5mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 24-SOIC（0.295"，7.50mm 宽） |
| 供应商设备封装： | 24-SOIC W |
| 包装： | 带卷 (TR) |
| 输入数目和类型： | 1 个单端，单极；1 个差分，单极；1 个差分，双极 |
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REV. D
AD7713
–3–
Parameter
A, S Versions
1
Unit
Conditions/Comments
REFERENCE INPUT
REF IN(+) – REF IN(–) Voltage
2.5 to AVDD/1.8
V min to V max
For Specified Performance. Part Is
Functional with Lower VREF Voltages.
Input Sampling Rate, fS
fCLK IN/512
Normal-Mode 50 Hz Rejection
6
100
dB min
For Filter Notches of 2 Hz, 5 Hz, 10 Hz,
25 Hz, 50 Hz,
±0.02
fNOTCH.
Normal-Mode 60 Hz Rejection
6
100
dB min
For Filter Notches of 2 Hz, 6 Hz, 10 Hz,
30 Hz, 60 Hz,
±0.02
fNOTCH.
Common-Mode Rejection (CMR)
100
dB min
At DC.
Common-Mode 50 Hz Rejection
6
150
dB min
For Filter Notches of 2 Hz, 5 Hz, 10 Hz,
25 Hz, 50 Hz,
±0.02
fNOTCH.
Common-Mode 60 Hz Rejection
6
150
dB min
For Filter Notches of 2 Hz, 6 Hz, 10 Hz,
30 Hz, 60 Hz,
±0.02
fNOTCH.
Common-Mode Voltage Range
10
AGND to AVDD
V min to V max
DC Input Leakage Current @ 25
°C10
pA max
TMIN to TMAX
1nA max
LOGIC INPUTS
Input Current
±10
A max
All Inputs Except MCLK IN
VINL, Input Low Voltage
0.8
V max
VINH, Input High Voltage
2.0
V min
MCLK IN Only
VINL, Input Low Voltage
0.8
V max
VINH, Input High Voltage
3.5
V min
LOGIC OUTPUTS
VOL, Output Low Voltage
0.4
V max
ISINK = 1.6 mA.
VOH, Output High Voltage
4.0
V min
ISOURCE = 100
A.
Floating State Leakage Current
±10
A max
Floating State Output Capacitance
12
9
pF typ
TRANSDUCER BURN-OUT
Current
1.2
A nom
Initial Tolerance @ 25
°C
±10
% typ
Drift
0.1
%/
°C typ
RTD EXCITATION CURRENTS
(RTD1, RTD2)
Output Current
200
A nom
Initial Tolerance @ 25
°C
±20
% max
Drift
20
ppm/
°C typ
Initial Matching @ 25
°C
±1% max
Matching Between RTD1 and RTD2 Currents.
Drift Matching
3
ppm/
°C typ
Matching Between RTD1 and RTD2 Current
Drift.
Line Regulation (AVDD)
200
nA/V max
AVDD = 5 V.
Load Regulation
200
nA/V max
SYSTEM CALIBRATION
AIN1, AIN2
Positive Full-Scale Calibration Limit
13
+(1.05
VREF)/GAIN V max
GAIN Is the Selected PGA Gain
(Between 1 and 128).
Negative Full-Scale Calibration Limit
13
–(1.05
VREF)/GAIN V max
GAIN Is the Selected PGA Gain
(Between 1 and 128).
Offset Calibration Limit
14, 15
–(1.05
VREF)/GAIN V max
GAIN Is the Selected PGA Gain
(Between 1 and 128).
Input Span
14
+(0.8
VREF)/GAIN V min
GAIN Is the Selected PGA Gain
(Between 1 and 128).
+(2.1
VREF)/GAIN V max
GAIN Is the Selected PGA Gain
(Between 1 and 128).
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PDF描述 |
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