参数资料
| 型号： | AD9510BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 6/56页 |
| 文件大小： | 0K |
| 描述： | IC CLOCK DIST 8OUT PLL 64LFCSP |
| 标准包装： | 1 |
| 类型： | 扇出缓冲器（分配），除法器 |
| PLL： | 是 |
| 输入： | 时钟 |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:8 |
| 差分 - 输入:输出： | 是/是 |
| 频率 - 最大： | 1.2GHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 64-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 64-LFCSP-VQ（9x9） |
| 包装： | 托盘 |
| 配用： | AD9510-VCO/PCBZ-ND - BOARD EVALUATION FOR AD9510 AD9510/PCBZ-ND - BOARD EVALUATION FOR AD9510 |
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AD9510
Data Sheet
Rev. B | Page 14 of 56
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SDIO (WHEN INPUT)
Input Logic 1 Voltage
2.0
V
Input Logic 0 Voltage
0.8
V
Input Logic 1 Current
10
nA
Input Logic 0 Current
10
nA
Input Capacitance
2
pF
SDIO, SDO (OUTPUTS)
Output Logic 1 Voltage
2.7
V
Output Logic 0 Voltage
0.4
V
TIMING
Clock Rate (SCLK, 1/tSCLK)
25
MHz
Pulse Width High, tPWH
16
ns
Pulse Width Low, tPWL
16
ns
SDIO to SCLK Setup, tDS
2
ns
SCLK to SDIO Hold, tDH
1
ns
SCLK to Valid SDIO and SDO, tDV
6
ns
CSB to SCLK Setup and Hold, tS, tH
2
ns
CSB Minimum Pulse Width High, tPWH
3
ns
FUNCTION PIN
Table 9.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
INPUT CHARACTERISTICS
FUNCTION pin has 30 kΩ internal pull-down resistor;
normally, hold this pin high; do not leave unconnected
Logic 1 Voltage
2.0
V
Logic 0 Voltage
0.8
V
Logic 1 Current
110
A
Logic 0 Current
1
A
Capacitance
2
pF
RESET TIMING
Pulse Width Low
50
ns
SYNC TIMING
Pulse Width Low
1.5
High speed clock cycles
High speed clock is CLK1 or CLK2, whichever is being used
for distribution
STATUS PIN
Table 10.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
OUTPUT CHARACTERISTICS
When selected as a digital output (CMOS), there are other modes in
which the STATUS pin is not CMOS digital output; see Figure 37
Output Voltage High (VOH)
2.7
V
Output Voltage Low (VOL)
0.4
V
MAXIMUM TOGGLE RATE
100
MHz
Applies when PLL mux is set to any divider or counter output, or PFD up/
down pulse; also applies in analog lock detect mode; usually debug mode
only; beware that spurs can couple to output when this pin is toggling
ANALOG LOCK DETECT
Capacitance
3
pF
On-chip capacitance, used to calculate RC time constant for analog lock
detect readback; use a pull-up resistor
相关PDF资料 |
PDF描述 |
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参数描述 |
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