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参数资料
| 型号： | AD9520-4/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 24/80页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9520-4 |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) AD9520 Eval Brd Schematic AD9520 BOM |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9520-4 |
| 主要属性： | 1.4 ~ 1.8 GHz 输出频率 |
| 次要属性： | 接受 CMOS、LVDS 或者最高 250 MHz 的 LVPECL 基准 |
| 已供物品： | 板 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 相关产品： | AD9520-4BCPZ-REEL7-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP AD9520-4BCPZ-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP |
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AD9520-4
Data Sheet
Rev. A | Page 30 of 80
Mode 1—Clock Distribution or External VCO < 1600 MHz
When the external clock source to be distributed or the external
VCO/VCXO is <1600 MHz, a configuration that bypasses the
VCO divider can be used. This is the only difference from Mode 2.
Bypassing the VCO divider limits the frequency of the clock
source to <1600 MHz (due to the maximum input frequency
allowed at the channel dividers).
Configuration and Register Settings
For clock distribution applications where the external clock is
<1600 MHz, use the register settings shown in Table 23.
Table 23. Settings for Clock Distribution < 1600 MHz
Register
Description
0x010[1:0] = 01b
PLL asynchronous power-down (PLL off)
0x1E1[0] = 1b
Bypass the VCO divider as the source for
the distribution section
0x1E1[1] = 0b
Select CLK as the source
When the internal PLL is used with an external VCO < 1600 MHz,
the PLL must be turned on.
Table 24. Settings for Using Internal PLL with External VCO <
1600 MHz
Register
Description
0x1E1[0] = 1b
Bypass the VCO divider as the source for
the distribution section
0x010[1:0] = 00b
PLL normal operation (PLL on) along
with other appropriate PLL settings in
Register 0x010 to Register 0x01E
An external VCO/VCXO requires an external loop filter that
must be connected between the CP pin and the tuning pin of
the VCO/VCXO. This loop filter determines the loop bandwidth
and stability of the PLL. Make sure to select the proper PFD
polarity for the VCO/VCXO being used.
Table 25. Setting the PFD Polarity
Register
Description
0x010[7] = 0b
PFD polarity positive (higher control
voltage produces higher frequency)
0x010[7] = 1b
PFD polarity negative (higher control
voltage produces lower frequency)
相关PDF资料 |
PDF描述 |
|---|---|
| AD9520-1/PCBZ | BOARD EVAL FOR AD9520-1 |
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相关代理商/技术参数 |
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