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参数资料
| 型号： | AD9520-4/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 8/80页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9520-4 |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) AD9520 Eval Brd Schematic AD9520 BOM |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9520-4 |
| 主要属性： | 1.4 ~ 1.8 GHz 输出频率 |
| 次要属性： | 接受 CMOS、LVDS 或者最高 250 MHz 的 LVPECL 基准 |
| 已供物品： | 板 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 相关产品： | AD9520-4BCPZ-REEL7-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP AD9520-4BCPZ-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP |
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AD9520-4
Data Sheet
Rev. A | Page 16 of 80
POWER DISSIPATION
Table 18.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
POWER DISSIPATION, CHIP
Does not include power dissipated in external resistors; all
LVPECL outputs terminated with 50 to VCC 2 V; all CMOS
outputs have 10 pF capacitive loading; VS_DRV = 3.3 V
Power-On Default
1.32
1.5
W
No clock; no programming; default register values
PLL Locked; One LVPECL Output Enabled
0.55
0.64
W
fREF = 25 MHz; fOUT = 250 MHz; VCO = 1.5 GHz; VCO divider = 2;
one LVPECL output and output divider enabled; zero delay off;
ICP = 4.8 mA
PLL Locked; One CMOS Output Enabled
0.52
0.62
W
fREF = 25 MHz; fOUT = 62.5 MHz; VCO = 1.5 GHz; VCO divider = 2;
one CMOS output and output divider enabled; zero delay off;
ICP = 4.8 mA
Distribution Only Mode; VCO Divider On;
One LVPECL Output Enabled
0.39
0.46
W
fCLK = 2.4 GHz; fOUT = 200 MHz; VCO divider = 2; one LVPECL
output and output divider enabled; zero delay off
Distribution Only Mode; VCO Divider Off;
One LVPECL Output Enabled
0.36
0.42
W
fCLK = 1.6 GHz; fOUT = 200 MHz; VCO divider bypassed; one LVPECL
output and output divider enabled; zero delay off
Maximum Power, Full Operation
1.5
1.7
W
PLL on; internal VCO = 1500 MHz; VCO divider = 2; all channel
dividers on; 12 LVPECL outputs at 125 MHz; zero delay on
PD Power-Down
60
80
mW
PD pin pulled low; does not include power dissipated in
termination resistors
PD Power-Down, Maximum Sleep
24
33
mW
PD pin pulled low; PLL power-down, Register 0x010[1:0] = 01b;
power down SYNC, Register 0x230[2] = 1b; power down
distribution reference, Register 0x230[1] = 1b
VCP Supply
4
4.8
mW
PLL operating; typical closed-loop configuration
POWER DELTAS, INDIVIDUAL FUNCTIONS
Power delta when a function is enabled/disabled
VCO Divider On/Off
32
40
mW
VCO divider not used
REFIN (Differential) Off
25
30
mW
Delta between reference input off and differential reference
input mode
REF1, REF2 (Single-Ended) On/Off
15
20
mW
Delta between reference inputs off and one singled-ended
reference enabled; double this number if both REF1 and REF2 are
powered up
VCO On/Off
67
104
mW
Internal VCO disabled; CLK input selected
PLL Dividers and Phase Detector On/Off
51
63
mW
PLL off to PLL on, normal operation; no reference enabled
LVPECL Channel
121
144
mW
No LVPECL output on to one LVPECL output on; channel divider
is set to 1
LVPECL Driver
51
73
mW
Second LVPECL output turned on, same channel
CMOS Channel
145
180
mW
No CMOS output on to one CMOS output on; channel divider
is set to 1; fOUT = 62.5 MHz and 10 pF of capacitive loading
CMOS Driver On/Off
11
24
mW
Additional CMOS outputs within the same channel turned on
Channel Divider Enabled
40
57
mW
Delta between divider bypassed (divide-by-1) and divide-by-2 to
divide-by-32
Zero Delay Block On/Off
30
34
mW
相关PDF资料 |
PDF描述 |
|---|---|
| AD9520-1/PCBZ | BOARD EVAL FOR AD9520-1 |
| 50PX0R47MEFC5X11 | CAP ALUM 0.47UF 50V 20% RADIAL |
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相关代理商/技术参数 |
参数描述 |
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| AD9521JH | 制造商:未知厂家 制造商全称:未知厂家 功能描述:Log/Antilog Amplifier |
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