参数资料
型号: AD9520-4/PCBZ
厂商: Analog Devices Inc
文件页数: 3/80页
文件大小: 0K
描述: BOARD EVAL FOR AD9520-4
设计资源: Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121)
Phase Coherent FSK Modulator (CN0186)
AD9520 Eval Brd Schematic
AD9520 BOM
标准包装: 1
主要目的: 计时,时钟发生器
嵌入式:
已用 IC / 零件: AD9520-4
主要属性: 1.4 ~ 1.8 GHz 输出频率
次要属性: 接受 CMOS、LVDS 或者最高 250 MHz 的 LVPECL 基准
已供物品:
产品目录页面: 776 (CN2011-ZH PDF)
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Data Sheet
AD9520-4
Rev. A | Page 11 of 80
CLOCK OUTPUT ABSOLUTE PHASE NOISE (INTERNAL VCO USED)
Table 7.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL ABSOLUTE PHASE NOISE
Internal VCO; direct-to-LVPECL output and
for loop bandwidths < 1 kHz
VCO = 1.8 GHz; Output = 1.8 GHz
1 kHz Offset
54
dBc/Hz
10 kHz Offset
84
dBc/Hz
100 kHz Offset
108
dBc/Hz
1 MHz Offset
128
dBc/Hz
10 MHz Offset
143
dBc/Hz
40 MHz Offset
148
dBc/Hz
VCO = 1.625 GHz; Output = 1.625 GHz
1 kHz Offset
58
dBc/Hz
10 kHz Offset
87
dBc/Hz
100 kHz Offset
111
dBc/Hz
1 MHz Offset
130
dBc/Hz
10 MHz Offset
144
dBc/Hz
40 MHz Offset
148
dBc/Hz
VCO = 1.45 GHz; Output = 1.45 GHz
1 kHz Offset
62
dBc/Hz
10 kHz Offset
91
dBc/Hz
100 kHz Offset
115
dBc/Hz
1 MHz Offset
133
dBc/Hz
10 MHz Offset
143
dBc/Hz
40 MHz Offset
148
dBc/Hz
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK GENERATION USING INTERNAL VCO)
Table 8.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical
setup where the reference source is clean,
so a wider PLL loop bandwidth is used;
reference = 15.36 MHz; R divider = 1
VCO = 1.475 GHz; LVPECL = 245.76 MHz; PLL LBW = 39 kHz
109
fs rms
Integration BW = 200 kHz to 10 MHz
269
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 1.475 GHz; LVPECL = 122.88 MHz; PLL LBW = 39 kHz
114
fs rms
Integration BW = 200 kHz to 10 MHz
263
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 1.475 GHz; LVPECL = 61.44 MHz; PLL LBW = 39 kHz
146
fs rms
Integration BW = 200 kHz to 10 MHz
291
fs rms
Integration BW = 12 kHz to 20 MHz
CLOCK OUTPUT ABSOLUTE TIME JITTER (CLOCK CLEANUP USING INTERNAL VCO)
Table 9.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
LVPECL OUTPUT ABSOLUTE TIME JITTER
Application example based on a typical
setup where the reference source is jittery,
so a narrower PLL loop bandwidth is used;
reference = 10.0 MHz; R divider = 20
VCO = 1.555 GHz; LVPECL = 155.52 MHz; PLL LBW = 1.8 kHz
440
fs rms
Integration BW = 12 kHz to 20 MHz
VCO = 1.474 GHz; LVPECL = 122.88 MHz; PLL LBW = 1.9 kHz
360
fs rms
Integration BW = 12 kHz to 20 MHz
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PDF描述
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