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参数资料
| 型号： | AD9520-4/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 56/80页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9520-4 |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) AD9520 Eval Brd Schematic AD9520 BOM |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9520-4 |
| 主要属性： | 1.4 ~ 1.8 GHz 输出频率 |
| 次要属性： | 接受 CMOS、LVDS 或者最高 250 MHz 的 LVPECL 基准 |
| 已供物品： | 板 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 相关产品： | AD9520-4BCPZ-REEL7-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP AD9520-4BCPZ-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP |
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AD9520-4
Data Sheet
Rev. A | Page 6 of 80
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
PHASE OFFSET IN ZERO DELAY
REF refers to REFIN (REF1)/REFIN (REF2)
Phase Offset (REF-to-LVPECL Clock Output
Pins) in Internal Zero Delay Mode
560
1060
1310
ps
When N delay and R delay are bypassed
Phase Offset (REF-to-LVPECL Clock Output
Pins) in Internal Zero Delay Mode
320
+50
+240
ps
When N delay setting = 110b, and R delay is bypassed
Phase Offset (REF-to-CLK Input Pins) in
External Zero Delay Mode
140
630
870
ps
When N delay and R delay are bypassed
Phase Offset (REF-to-CLK Input Pins) in
External Zero Delay Mode
460
20
+200
ps
When N delay setting = 011b, and R delay is bypassed
NOISE CHARACTERISTICS
In-Band Phase Noise of the Charge
The PLL in-band phase noise floor is estimated by
measuring the in-band phase noise at the output of the
VCO and subtracting 20 log(N) (where N is the value of
the N divider)
500 kHz PFD Frequency
165
dBc/Hz
1 MHz PFD Frequency
162
dBc/Hz
10 MHz PFD Frequency
152
dBc/Hz
50 MHz PFD Frequency
144
dBc/Hz
PLL Figure of Merit (FOM)
222
dBc/Hz
Reference slew rate > 0.5 V/ns; FOM + 10 log(fPFD) is an
approximation of the PFD/CP in-band phase noise (in
the flat region) inside the PLL loop bandwidth; when
running closed-loop, the phase noise, as observed at the
VCO output, is increased by 20 log(N); PLL figure of merit
decreases with decreasing slew rate; see Figure 12
Signal available at the LD, STATUS, and REFMON pins
when selected by appropriate register settings; the lock
detect threshold varies linearly with the value of the
CPRSET resistor
Lock Threshold (Coincidence of Edges)
Selected by Register 0x017[1:0] and Register 0x018[4]
(this is the threshold to go from unlock to lock)
Low Range (ABP 1.3 ns, 2.9 ns)
3.5
ns
Register 0x017[1:0] = 00b, 01b,11b;
Register 0x018[4] = 1b
High Range (ABP 1.3 ns, 2.9 ns)
7.5
ns
Register 0x017[1:0] = 00b, 01b, 11b;
Register 0x018[4] = 0b
High Range (ABP 6.0 ns)
3.5
ns
Register 0x017[1:0] = 10b; Register 0x018[4] = 0b
Unlock Threshold (Hysteresis)3
Selected by Register 0x017[1:0] and Register 0x018[4] (this
is the threshold to go from lock to unlock)
Low Range (ABP 1.3 ns, 2.9 ns)
7
ns
Register 0x017[1:0] = 00b, 01b, 11b;
Register 0x018[4] = 1b
High Range (ABP 1.3 ns, 2.9 ns)
15
ns
Register 0x017[1:0] = 00b, 01b, 11b;
Register 0x018[4] = 0b
High Range (ABP 6.0 ns)
11
ns
Register 0x017[1:0] = 10b; Register 0x018[4] = 0b
1
The REFIN and REFIN self-bias points are offset slightly to avoid chatter on an open input condition.
2
In-band means within the LBW of the PLL.
3
For reliable operation of the digital lock detect, the period of the PFD frequency must be greater than the unlock-after-lock time.
相关PDF资料 |
PDF描述 |
|---|---|
| AD9520-1/PCBZ | BOARD EVAL FOR AD9520-1 |
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| 16PX47MEFC5X11 | CAP ALUM 47UF 16V 20% RADIAL |
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相关代理商/技术参数 |
参数描述 |
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