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参数资料
| 型号： | AD9520-4/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 26/80页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9520-4 |
| 设计资源： | Synchronizing Multiple AD9910 1 GSPS Direct Digital Synthesizers (CN0121) Phase Coherent FSK Modulator (CN0186) AD9520 Eval Brd Schematic AD9520 BOM |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9520-4 |
| 主要属性： | 1.4 ~ 1.8 GHz 输出频率 |
| 次要属性： | 接受 CMOS、LVDS 或者最高 250 MHz 的 LVPECL 基准 |
| 已供物品： | 板 |
| 产品目录页面： | 776 (CN2011-ZH PDF) |
| 相关产品： | AD9520-4BCPZ-REEL7-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP AD9520-4BCPZ-ND - IC CLOCK GEN 1.6GHZ VCO 64LFCSP |
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AD9520-4
Data Sheet
Rev. A | Page 32 of 80
Mode 2—High Frequency Clock Distribution; CLK or
External VCO > 1600 MHz
The AD9520 power-up default configuration has the PLL
powered off and the routing of the input set so that the CLK/
CLK input is connected to the distribution section through the
VCO divider (divide-by-1/divide-by-2/divide-by-3/divide-by-4/
divide-by-5/divide-by-6). This is a distribution-only mode that
allows for an external input up to 2400 MHz (see Table 3). The
maximum frequency that can be applied to the channel dividers
is 1600 MHz; therefore, higher input frequencies must be divided
down before reaching the channel dividers.
When the PLL is enabled, this routing also allows the use of the
PLL with an external VCO or VCXO with a frequency of less than
2400 MHz. In this configuration, the internal VCO is not used and
is powered off. The external VCO/VCXO feeds directly into the
prescaler.
The register settings shown in Table 26 are the default values of
these registers at power-up or after a reset operation.
Table 26. Default Register Settings for Clock Distribution Mode
Register
Description
0x010[1:0] = 01b
PLL asynchronous power-down (PLL off)
0x1E0[2:0] = 000b
Set VCO divider = 2
0x1E1[0] = 0b
Use the VCO divider
0x1E1[1] = 0b
Select CLK as the source
When the internal PLL is used with an external VCO, the PLL
must be turned on.
Table 27. Settings When Using an External VCO
Register
Description
0x010[1:0] = 00b
PLL normal operation (PLL on)
0x010 to 0x01E
PLL settings; select and enable a reference
input; set R, N (P, A, B), PFD polarity, and ICP
according to the intended loop configuration
0x1E1[1] = 0b
Select CLK as the source
An external VCO requires an external loop filter that must be
connected between CP and the tuning pin of the VCO. This
loop filter determines the loop bandwidth and stability of the
PLL. Make sure to select the proper PFD polarity for the VCO
being used.
Table 28. Setting the PFD Polarity
Register
Description
0x010[7] = 0b
PFD polarity positive (higher control
voltage produces higher frequency)
0x010[7] = 1b
PFD polarity negative (higher control
voltage produces lower frequency)
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PDF描述 |
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