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参数资料
| 型号： | AD9523-1/PCBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 5/60页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR AD9523-1 |
| 设计资源： | AD9523(-1) Eval Board Schematic AD9523(-1) BOM AD9523(-1) Gerber Files |
| 标准包装： | 1 |
| 主要目的： | 计时，时钟发生器 |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD9523 |
| 主要属性： | 板载 PLL 环路滤波器 |
| 次要属性： | LED 状态指示器 |
| 已供物品： | 板 |
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AD9523-1
Rev. B | Page 13 of 60
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
LDO_PLL1
VDD3_PLL
REFA
REFB
LF1_EXT_CAP
OSC_CTRL
OSC_IN
LF2_EXT_CAP
LDO_VCO
VDD3_VCO
LDO_DIV_M1
PD
REF_SEL
17
SYNC
18
VDD3_REF
19
20
21
22
23
24
25
26
27
28
29
30
31
32
33
34
RE
SE
T
CS
SCL
K
/S
CL
S
D
IO
/S
D
A
SD
O
R
EF
_T
EST
OU
T1
3
OU
T1
3
V
D
3_O
U
T
[12:
13]
OU
T1
2
OU
T1
2
V
D
D1.
8_O
U
T
[12
:13]
OU
T
11
OU
T
11
V
D
D3_O
UT
[10:
11
]
OU
T1
0
35
OU
T1
0
36
V
D
1.
8_O
UT
[10:
11
]
54
53
52
51
50
49
48
47
46
45
44
43
42
41
40
39
38
37
VDD1.8_OUT[4:5]
OUT4
VDD3_OUT[4:5]
OUT5
VDD1.8_OUT[6:7]
OUT6
VDD3_OUT[6:7]
OUT7
VDD1.8_OUT[8:9]
OUT8
VDD3_OUT[8:9]
OUT9
72
71
70
69
68
67
66
65
64
63
62
61
60
59
58
57
56
55
P
L
1_O
UT
ZD
_I
N
ZD
_I
N
VD
D
1.
8_
O
U
T
[0
:1
]
OU
T0
OU
T0
V
D
3_O
U
T
[0:
1]
OU
T1
OU
T1
VD
D
1.
8_
O
U
T
[2
:3
]
OU
T2
OU
T2
V
D
3_O
U
T
[2:
3]
OU
T3
OU
T3
EEP
R
O
M
_SE
L
ST
A
T
U
S0
/S
P0
ST
A
T
U
S1
/S
P1
PIN 1
INDICATOR
AD9523-1
TOP VIEW
(Not to Scale)
NOTES
1. THE EXPOSED PADDLE IS THE GROUND CONNECTION ON THE CHIP. IT MUST BE SOLDERED
TO THE ANALOG GROUND OF THE PCB TO ENSURE PROPER FUNCTIONALITY
AND HEAT DISSIPATION, NOISE, AND MECHANICAL STRENGTH BENEFITS.
09
278
-00
2
Figure 2. Pin Configuration
Table 18. Pin Function Descriptions
Pin
No.
Mnemonic
Type1
Description
1
LDO_PLL1
P/O
1.8 V Internal LDO Regulator Decoupling Pin for PLL1. Connect a 0.47 μF decoupling capacitor from
this pin to ground. Note that for best performance, the LDO bypass capacitor must be placed in close
proximity to the device.
2
VDD3_PLL
P
3.3 V Supply PLL1 and PLL2. Use the same supply as VCXO.
3
REFA
I
Reference Clock Input A. Along with REFA, this pin is the differential input for the PLL reference.
Alternatively, this pin can be programmed as a single-ended 3.3 V CMOS input.
4
REFA
I
Complementary Reference Clock Input A. Along with REFA, this pin is the differential input for the
PLL reference. Alternatively, this pin can be programmed as a single-ended 3.3V CMOS input.
5
REFB
I
Reference Clock Input B. Along with REFB, this pin is the differential input for the PLL reference.
Alternatively, this pin can be programmed as a single-ended 3.3 V CMOS input.
6
REFB
I
Complementary Reference Clock Input B. Along with REFB, this pin is the differential input for the PLL
reference. Alternatively, this pin can be programmed as a single-ended 3.3 V CMOS input.
7
LF1_EXT_CAP
O
PLL1 External Loop Filter Capacitor. Connect this pin to ground.
8
OSC_CTRL
O
Oscillator Control Voltage. Connect this pin to the voltage control pin of the external oscillator.
9
OSC_IN
I
PLL1 Oscillator Input. Along with OSC_IN, this pin is the differential input for the PLL reference.
Alternatively, this pin can be programmed as a single-ended 3.3 V CMOS input.
10
OSC_IN
I
Complementary PLL1 Oscillator Input. Along with OSC_IN, this pin is the differential input for the PLL
reference. Alternatively, this pin can be programmed as a single-ended 3.3 V CMOS input.
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相关代理商/技术参数 |
参数描述 |
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| AD9524BCPZ | 功能描述:IC INTEGER-N CLCK GEN 48LFCSP RoHS:是 类别:集成电路 (IC) >> 时钟/计时 - 专用 系列:- 标准包装:28 系列:- 类型:时钟/频率发生器 PLL:是 主要目的:Intel CPU 服务器 输入:时钟 输出:LVCMOS 电路数:1 比率 - 输入:输出:3:22 差分 - 输入:输出:无/是 频率 - 最大:400MHz 电源电压:3.135 V ~ 3.465 V 工作温度:0°C ~ 85°C 安装类型:表面贴装 封装/外壳:64-TFSOP （0.240"，6.10mm 宽） 供应商设备封装:64-TSSOP 包装:管件 |
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