参数资料
| 型号： | AD9552BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 23/32页 |
| 文件大小： | 0K |
| 描述： | IC PLL CLOCK GEN LP 32LFCSP |
| 设计资源： | Clock Distribution Circuit with Pin-Programmable Output Frequency, Output Logic Levels, and Fanout (CN0152) |
| 标准包装： | 1 |
| 类型： | 时钟发生器 |
| PLL： | 带旁路 |
| 输入： | CMOS，晶体 |
| 输出： | CMOS，LVDS，LVPECL |
| 电路数： | 1 |
| 比率 - 输入:输出： | 2:2 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 900MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-VQ（5x5） |
| 包装： | 托盘 |
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Data Sheet
AD9552
Rev. E | Page 3 of 32
SPECIFICATIONS
Minimum (min) and maximum (max) values apply for the full range of supply voltage and operating temperature variations. Typical (typ)
values apply for VDD = 3.3 V; TA = 25°C, unless otherwise noted.
Table 1.
Parameter
Min
Typ
Max
Unit
Test Conditions/Comments
SUPPLY VOLTAGE
3.135
3.30
3.465
V
Pin 7, Pin 18, Pin 21, Pin 28
POWER CONSUMPTION
Total Current
149
169
mA
At maximum output frequency with both output channels active
VDD Current By Pin
Pin 7
2
3
mA
Pin 18
77
86
mA
Pin 21
35
41
mA
Pin 28
35
41
mA
LVPECL Output Driver
36
41
mA
900 MHz with 100 Ω termination between both pins of the output
driver
LOGIC INPUT PINS
INPUT CHARACTERISTICS1
Logic 1 Voltage, V
IH
1.0
V
For the CMOS inputs, a static Logic 1 results from either a pull-up
resistor or no connection
Logic 0 Voltage, V
IL
0.8
V
Logic 1 Current, I
IH
3
A
Logic 0 Current, I
IL
17
A
LOGIC OUTPUT PINS
Output Characteristics
Output Voltage High, V
OH
2.7
V
Output Voltage Low, V
OL
0.4
V
RESET PIN
Input Characteristics2
Input Voltage High, V
IH
1.8
V
Input Voltage Low, V
IL
1.3
V
Input Current High, I
INH
0.3
12.5
A
Input Current Low, I
INL
31
43
A
Minimum Pulse Width High
2
ns
REFERENCE CLOCK
INPUT CHARACTERISTICS
Frequency Range
7.94
MHz
N3 = 255; 2× frequency multiplier enabled; valid for all VCO bands
6.57
MHz
N3 = 255; 2× frequency multiplier enabled; f
VCO = 3.35 GHz, which con-
strains the frequency at OUT1 to be an integer sub-multiple of 3.35 GHz
(that is, f
OUT1 = 3.35 ÷ M GHz, where M is the product of the P0 and P1
output divider values)
93.06
MHz
71.28
MHz
SDM4 enabled; N3 = 476; valid for all VCO bands
112.5
MHz
VCO = 4.05 GHz, which constrains the
frequency at OUT1 to be an integer sub-multiple of 4.05 GHz (that is,
f
OUT1 = 4.05÷M GHz, where M is the product of the P0 and P1 output
divider values)
86.17
MHz
SDM4 enabled; N3 = 476; f
VCO = 4.05 GHz, which constrains the frequency
at OUT1 to be an integer sub-multiple of 4.05 GHz (that is, f
OUT1 =
4.05÷M GHz, where M is the product of the P
0 and P1 output divider
values)
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PDF描述 |
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