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参数资料
| 型号： | AD9979BCPZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 6/56页 |
| 文件大小： | 0K |
| 描述： | IC PROCESSOR CCD 14BIT 48-LFCSP |
| 标准包装： | 1 |
| 类型： | CCD 信号处理器，14 位 |
| 输入类型： | 逻辑 |
| 输出类型： | 逻辑 |
| 接口： | 3 线串口 |
| 电流 - 电源： | 48mA |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 48-LFCSP-VQ（7x7） |
| 包装： | 托盘 |
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AD9979
Rev. C | Page 14 of 56
12
43
H1 TO H4 PROGRAMMABLE LOCATIONS:
1H1 RISING EDGE.
2H1 FALLING EDGE.
3H2 RISING EDGE.
4H2 FALLING EDGE.
H2, H4
H1, H3
0
59
57
-0
19
Figure 17. HCLK Mode 2 Operation
12
4
3
H1 TO H4 PROGRAMMABLE LOCATIONS:
1H1 RISING EDGE.
2H1 FALLING EDGE.
3H3 RISING EDGE.
4H3 FALLING EDGE.
H3
H1
H2
H4
05
95
7-
0
20
Figure 18. HCLK Mode 3 Operation
NOTES
1. ALL SIGNAL EDGES ARE FULLY PROGRAMMABLE TO ANY OF THE 64 POSITIONS WITHIN 1 PIXEL PERIOD.
TYPICAL POSITIONS FOR EACH SIGNAL ARE SHOWN. HCLK MODE 1 IS SHOWN.
2. CERTAIN POSITIONS MUST BE AVOIDED FOR EACH SIGNAL, SHOWN ABOVE AS INHIBIT REGIONS.
3. IF A SETTING IN THE INHIBIT REGION IS USED, AN UNSTABLE PIXEL SHIFT CAN OCCUR IN THE HBLK LOCATION OR AFE PIPELINE.
P[0]
CLI
RG
P[64] = P[0]
CCD
SIGNAL
P[32]
P[16]
P[48]
POSITION
H2
RGr[0]
RGf[16]
SHD
SHDLOC[0]
H1
H1r[0]
H1f[32]
tS1
SHP
SHPLOC[32]
DOUTPHASEP
DATAPHASEP[32]
tDOUTINH
tSHDINH
tSHPINH
05
95
7-
02
1
Figure 19. High Speed Timing Default Locations
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PDF描述 |
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参数描述 |
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