参数资料
型号: AD9991KCPZ
厂商: Analog Devices Inc
文件页数: 4/60页
文件大小: 0K
描述: IC CCD SIGNAL PROCESSOR 56-LFCSP
标准包装: 1
类型: CCD 信号处理器,10 位
输入类型: 逻辑
输出类型: 逻辑
接口: 3 线串口
安装类型: 表面贴装
封装/外壳: 56-VFQFN 裸露焊盘,CSP
供应商设备封装: 56-LFCSP-VQ(8x8)
包装: 带卷 (TR)
AD9991
–12–
P[0]
PIXEL
PERIOD
RG
H1/H3
RGf[12]
P[48] = P[0]
Hf[24]
CCD
SIGNAL
P[24]
P[12]
P[36]
Hr[0]
RGr[0]
SHD[0]
NOTES
ALL SIGNAL EDGES ARE FULLY PROGRAMMABLE TO ANY OF THE 48 POSITIONS WITHIN ONE PIXEL PERIOD.
DEFAULT POSITIONS FOR EACH SIGNAL ARE SHOWN.
POSITION
tS1
H2/H4
SHP[24]
Figure 7. High Speed Timing Default Locations
NOTES
DATA OUTPUT (DOUT) AND DCLK PHASE ARE ADJUSTABLE WITH RESPECT TO THE PIXEL PERIOD.
WITHIN ONE CLOCK PERIOD, THE DATA TRANSITION CAN BE PROGRAMMED TO 48 DIFFERENT LOCATIONS.
OUTPUT DELAY (
t
OD) FROM DCLK RISING EDGE TO DOUT RISING EDGE IS PROGRAMMABLE.
P[0]
P[48] = P[0]
PIXEL
PERIOD
P[12]
P[24]
P[36]
DOUT
DCLK
t
OD
Figure 8a. Digital Output Phase Adjustment
NOTES
DEFAULT TIMING VALUES ARE SHOWN: SHDLOC = 0, DOUT PHASE = 0, DCLKMODE = 0.
HIGHER VALUES OF SHD AND/OR DOUTPHASE WILL SHIFT DOUT TRANSITION TO THE RIGHT, WITH RESPECT TO CLI LOCATION.
DCLK
DOUT
CCDIN
CLI
SHD
(INTERNAL)
N
N+1
N+2
N+12
N+11
N+10
N+9
N+8
N+7
N+6
N+5
N+4
N+3
N+13
N-13
N-3
N-4
N-5
N-6
N-7
N-8
N-9
N-10
N-11
N-12
N-2
N-1
N+1
N
SAMPLE PIXEL N
PIPELINE LATENCY=11 CYCLES
t
CLIDLY
N-1
N+2
Figure 8b. Pipeline Delay
REV. 0
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