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参数资料
| 型号： | ADF4350BCPZ-RL7 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 8/32页 |
| 文件大小： | 0K |
| 描述： | IC SYNTH PLL VCO FN/IN 32LFCSP |
| 产品变化通告： | ADF4350, ADF4905/6 N-counter Change 05/Mar/2012 |
| 设计资源： | Broadband Low EVM Direct Conversion Transmitter (CN0134) Broadband Low EVM Direct Conversion Transmitter Using LO Divide-by-2 Modulator (CN0144) Using low noise linear drop-out regulators to power wideband PLL & VCO IC's (CN0147) |
| 特色产品： | ADF4350: Wideband PLL Synthesizer with integrated VCO |
| 标准包装： | 1 |
| 类型： | 扇出配送，分数-N，整数-N，时钟/频率合成器（RF） |
| PLL： | 是 |
| 输入： | CMOS |
| 输出： | 时钟 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:3 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 4.4GHz |
| 除法器/乘法器： | 是/是 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 32-VFQFN 裸露焊盘，CSP |
| 供应商设备封装： | 32-LFCSP-VQ（5x5） |
| 包装： | 标准包装 |
| 产品目录页面： | 551 (CN2011-ZH PDF) |
| 其它名称： | ADF4350BCPZ-RL7DKR |
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ADF4350
Rev. A | Page 16 of 32
07325-
014
RD2
REFERENCE
DOUBLER
0DISABLED
1
ENABLED
RD1
REFERENCE DIVIDE BY 2
0DISABLED
1
ENABLED
CP4
CP3
CP2
CP1
ICP (mA)
5.1k
0
000.31
0
010.63
0
100.94
0
111.25
0
1
001.56
0
1
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0
1
102.19
0
1
112.50
1
0
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1
0
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1
0
103.44
1
0
113.75
1
004.06
1
014.38
1
104.69
1
115.00
R10
R9
..........
R2
R1
R DIVIDER (R)
00
0
1
00
1
0
2
..
.
..
.
..
.
11
0
1020
11
0
1
1021
11
1
0
1022
11
1
1023
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DB1
DB0
0
L2
L1
M3
M2
M1
RD2
RD1
R10
R9
R8
R7
R6
R5
R4
R3
R2
R1
D1
CP4
CP3
CP2
CP1
U6
U5
U4
U3
U2
U1 C3(0) C2(1) C1(0)
RDI
V
2
DB
R
RE
FE
RE
N
C
E
DO
UBLE
R
D
B
R
CHARGE
PUMP
CURRENT
SETTING
10-BIT R COUNTER
DBR
CONTROL
BITS
LD
P
PD P
O
LARI
TY
P
O
W
E
R-
DO
W
N
C
P
THRE
E
-
ST
A
T
E
CO
U
NT
E
R
E
SET
LDF
MUXOUT
DO
U
B
L
E
BUFF
U5
LDP
0
10ns
16ns
U4
PD POLARITY
0NEGATIVE
1
POSITIVE
U3
POWER DOWN
0DISABLED
1
ENABLED
U2
CP
THREE-STATE
0DISABLED
1
ENABLED
U1
COUNTER
RESET
0DISABLED
1
ENABLED
D1
DOUBLEBUFFER
R4 DB22-20
0DISABLED
1
ENABLED
U6
LDF
0
FRAC-N
1INT-N
R
E
SER
VED
M3
M2
M1
OUTPUT
0
THREE-STATE OUTPUT
00
1
DVDD
01
0
DGND
0
1
R DIVIDER OUTPUT
1
0
N DIVIDER OUTPUT
1
0
1
ANALOG LOCK DETECT
1
0
DIGITAL LOCK DETECT
1
RESERVED
L1
L2
NOISE MODE
00
LOW NOISE MODE
0
1
RESERVED
1
0
RESERVED
11
LOW SPUR MODE
LOW
NOISE AND
LOW SPUR
MODES
Figure 26. Register 2 (R2)
07325-
015
C2
C1
CLOCK DIVIDER MODE
0
CLOCK DIVIDER OFF
0
1
FAST-LOCK ENABLE
1
0
RESYNC ENABLE
1
RESERVED
D12
D11
..........
D2
D1
CLOCK DIVIDER VALUE
0
..........
0
..........
0
1
0
..........
1
0
2
0
..........
1
3
.
..........
.
..........
.
..........
.
1
..........
0
4092
1
..........
0
1
4093
1
..........
1
0
4094
1
..........
1
4095
CS
R
DB31 DB30 DB29 DB28 DB27 DB26 DB25 DB24 DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3
DB2
DB1
DB0
0
F1
0
C2
C1
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
C3(0) C2(1) C1(1)
CONTROL
BITS
12-BIT CLOCK DIVIDER VALUE
CLK
DIV
MODE
RE
S
E
RV
E
D
F1
CYCLE SLIP
REDUCTION
0DISABLED
1
ENABLED
RESERVED
0
RE
S
E
RV
E
D
Figure 27. Register 3 (R3)
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PDF描述 |
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参数描述 |
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