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参数资料
| 型号： | ADSP-BF527KBCZ-6A |
| 厂商： | Analog Devices Inc |
| 文件页数： | 68/88页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 600MHZ 208CSPBGA |
| 产品变化通告： | Datasheet Specification Change 14/Dec/2009 |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | DMA，以太网，I²C，PPI，SPI，SPORT，UART，USB |
| 时钟速率： | 600MHz |
| 非易失内存： | ROM（32 kB） |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 1.8V，2.5V，3.3V |
| 电压 - 核心： | 1.10V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LFBGA，CSPBGA |
| 供应商设备封装： | 208-CSPBGA |
| 包装： | 托盘 |
| 配用： | EVAL-SDP-CB1Z-ND - BOARD EVALUATION FOR SDP-CB1 ADZS-BF527-MPSKIT-ND - BOARD EVAL MEDIA PLAYER BF527 ADZS-BF527-EZLITE-ND - BOARD EVAL ADSP-BF527 |
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ADSP-BF522/ADSP-BF523/ADSP-BF524/ADSP-BF525/ADSP-BF526/ADSP-BF527
10/100 Ethernet MAC Controller Timing
describe the 10/100 Ethernet MAC Controller operations.
Table 58. 10/100 Ethernet MAC Controller Timing: MII Receive Signal
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3V Nominal
Parameter 1
Min
Max
Min
Max
Unit
Timing Requirements
t ERXCLKF
ERxCLK Frequency (f SCLK = SCLK Frequency)
None
25 + 1%
None
25 + 1%
MHz
t ERXCLKW
ERxCLK Width (t ERxCLK = ERxCLK Period)
t ERxCLK × 40% t ERxCLK × 60% t ERxCLK × 35% t ERxCLK × 65% ns
t ERXCLKIS
Rx Input Valid to ERxCLK Rising Edge (Data In Setup)
7.5
7.5
ns
t ERXCLKIH
ERxCLK Rising Edge to Rx Input Invalid (Data In Hold) 7.5
7.5
ns
1
MII inputs synchronous to ERxCLK are ERxD3–0, ERxDV, and ERxER.
t ERXCLK
ERx_CLK
ERxD3–0
ERxDV
ERxER
t ERXCLKIS
t ERXCLKW
t ERXCLKIH
Figure 36. 10/100 Ethernet MAC Controller Timing: MII Receive Signal
Table 59. 10/100 Ethernet MAC Controller Timing: MII Transmit Signal
V DDEXT
1.8V Nominal
V DDEXT
2.5 V or 3.3V Nominal
Parameter 1
Min
Max
Min
Max
Unit
Switching Characteristics
t ETXCLKF
ETxCLK Frequency (f SCLK = SCLK Frequency)
None
25 + 1%
None
25 + 1%
MHz
t ETXCLKW
ETxCLK Width (t ETxCLK = ETxCLK Period)
t ETxCLK × 40% t ETxCLK × 60% t ETxCLK × 35% t ETxCLK × 65% ns
t ETXCLKOV
t ETXCLKOH
ETxCLK Rising Edge to Tx Output Valid (Data Out Valid)
ETxCLK Rising Edge to Tx Output Invalid (Data Out
0
20
0
20
ns
ns
Hold)
1
MII outputs synchronous to ETxCLK are ETxD3–0.
t ETXCLK
MIITxCLK
t ETXCLKW
t ETXCLKOH
ETxD3–0
ETxEN
t ETXCLKOV
Figure 37. 10/100 Ethernet MAC Controller Timing: MII Transmit Signal
Rev. D
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