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参数资料
| 型号： | ADSP-BF532SBBC400 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 27/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16B 400MHZ 160CSPBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 400MHz |
| 非易失内存： | ROM（1 kB） |
| 芯片上RAM： | 84kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 160-LFBGA，CSPBGA |
| 供应商设备封装： | 160-CSPBGA（12x12） |
| 包装： | 托盘 |
| 配用： | ADZS-BF533-EZLITE-ND - KIT W/BOARD EVAL FOR ADSP-BF533 |
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ADSP-BF531 / ADSP-BF532 / ADSP-BF533
TIMING SPECIFICATIONS
Clock and Reset Timing
CLKIN and clock multipliers/divisors must not result in core/
Table 21. Clock and Reset Timing
system clocks exceeding the maximum limits allowed for the
processor, including system clock restrictions related to supply
voltage.
Parameter
Min
Max
Unit
Timing Requirements
t CKIN
t CKINL
t CKINH
t WRST
t NOBOOT
CLKIN Period 1, 2, 3, 4
CLKIN Low Pulse
CLKIN High Pulse
RESET Asserted Pulse Width Low 5
RESET Deassertion to First External Access Delay 6
25.0
10.0
10.0
11 ? t CKIN
3 ? t CKIN
100.0
5 ? t CKIN
ns
ns
ns
ns
ns
1
2
3
4
5
6
Applies to PLL bypass mode and PLL non bypass mode.
CLKIN frequency must not change on the fly.
Combinations of the CLKIN frequency and the PLL clock multiplier must not exceed the allowed f VCO , f CCLK , and f SCLK settings discussed in Table 11 on Page 21 through
Table 13 on Page 21 . Since the default behavior of the PLL is to multiply the CLKIN frequency by 10, the 400 MHz speed grade parts cannot use the full CLKIN period range.
If the DF bit in the PLL_CTL register is set, then the maximum t CKIN period is 50 ns.
Applies after power-up sequence is complete. See Table 22 and Figure 12 for power-up reset timing.
Applies when processor is configured in No Boot Mode (BMODE1-0 = b#00).
t CKIN
CLKIN
t CKINL
t CKINH
t WRST
t NOBOOT
RESET
Figure 11. Clock and Reset Timing
Table 22. Power-Up Reset Timing
Parameter
Min
Max
Unit
Timing Requirement
t RST_IN_PWR
RESET Deasserted After the V DDINT , V DDEXT , V DDRTC , and CLKIN Pins Are Stable and 3500 ? t CKIN
Within Specification
t RST_IN_PWR
RESET
CLKIN
V
DD_SUPPLIES
In Figure 12 , V DD_SUPPLIES is V DDINT , V DDEXT , V DDRTC
Figure 12. Power-Up Reset Timing
ns
Rev. I
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August 2013
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