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参数资料
| 型号： | ADSP-BF532SBBC400 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 41/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16B 400MHZ 160CSPBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 400MHz |
| 非易失内存： | ROM（1 kB） |
| 芯片上RAM： | 84kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 160-LFBGA，CSPBGA |
| 供应商设备封装： | 160-CSPBGA（12x12） |
| 包装： | 托盘 |
| 配用： | ADZS-BF533-EZLITE-ND - KIT W/BOARD EVAL FOR ADSP-BF533 |
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ADSP-BF531 / ADSP-BF532 / ADSP-BF533
Timer Clock Timing
Table 35. Timer Clock Timing
Parameter
Min
Max
Unit
Switching Characteristic
t TODP
Timer Output Update Delay After PPI_CLK High
12
ns
PPI_CLK
t TODP
TMRx OUTPUT
Figure 30. Timer Clock Timing
Timer Cycle Timing
input signal is asynchronous in width capture mode and exter-
nal clock mode and has an absolute maximum input frequency
of f SCLK /2 MHz.
Table 36. Timer Cycle Timing
V DDEXT = 1.8 V
V DDEXT = 2.5 V/3.3 V
Parameter
Min Max
Min Max
Unit
Timing Characteristics
t WL Timer Pulse Width Low 1
t WH Timer Pulse Width High 1
t TIS Timer Input Setup Time Before CLKOUT Low 2
t TIH Timer Input Hold Time After CLKOUT Low 2
1 × t SCLK
1 × t SCLK
8.0
1.5
1 × t SCLK
1 × t SCLK
6.5
1.5
ns
ns
ns
ns
Switching Characteristic s
t HTO Timer Pulse Width Output
t TOD Timer Output Update Delay After CLKOUT High
1 × t SCLK
(2 32 –1) × t SCLK
7.5
1 × t SCLK
(2 32 –1) × t SCLK
6.5
ns
ns
1
2
The minimum pulse widths apply for TMRx input pins in width capture and external clock modes. They also apply to the PF1 or PPI_CLK input pins in PWM output mode.
Either a valid setup and hold time or a valid pulse width is sufficient. There is no need to resynchronize programmable flag inputs.
CLKOUT
t TOD
TMRx OUTPUT
t TIS
t TIH
t HTO
TMRx INPUT
t WH ,t WL
Figure 31. Timer PWM_OUT Cycle Timing
Rev. I
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August 2013
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参数描述 |
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