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参数资料
| 型号： | ADSP-BF532SBBC400 |
| 厂商： | Analog Devices Inc |
| 文件页数： | 34/64页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16B 400MHZ 160CSPBGA |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | SPI，SSP，UART |
| 时钟速率： | 400MHz |
| 非易失内存： | ROM（1 kB） |
| 芯片上RAM： | 84kB |
| 电压 - 输入/输出： | 3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 160-LFBGA，CSPBGA |
| 供应商设备封装： | 160-CSPBGA（12x12） |
| 包装： | 托盘 |
| 配用： | ADZS-BF533-EZLITE-ND - KIT W/BOARD EVAL FOR ADSP-BF533 |
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ADSP-BF531 / ADSP-BF532 / ADSP-BF533
Serial Port Timing
through Figure 26 on Page 37 describe Serial Port operations.
Table 28. Serial Ports—External Clock
V DDEXT = 1.8 V
V DDEXT = 2.5 V/3.3 V
Parameter
Timing Requirements
Min Max
Min Max Unit
t SFSE
t HFSE
t SDRE
t HDRE
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
TFSx/RFSx Hold After TSCLKx/RSCLKx 1
Receive Data Setup Before RSCLKx 1
Receive Data Hold After RSCLKx 1
3.0
3.0
3.0
3.0
3.0
3.0
3.0
3.0
ns
ns
ns
ns
t SCLKEW TSCLKx/RSCLKx Width
8.0
4.5
ns
t SCLKE
t SUDTE
TSCLKx/RSCLKx Period
Start-Up Delay From SPORT Enable To First External TFSx 3
20.0
4.0 × t SCLKE
15.0 2
4.0 × t SCLKE
ns
ns
t SUDRE Start-Up Delay From SPORT Enable To First External RFSx 3
4.0 × t SCLKE
4.0 × t SCLKE
ns
Switching Characteristics
t DFSE
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 4
10.0
10.0
ns
t HOFSE TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 1
0.0
0.0
ns
t DDTE
t HDTE
Transmit Data Delay After TSCLKx 1
Transmit Data Hold After TSCLKx 1
0.0
10.0
0.0
10.0
ns
ns
1
2
3
4
Referenced to sample edge.
For receive mode with external RSCLKx and external RFSx only, the maximum specification is 11.11 ns (90 MHz).
Verified in design but untested. After being enabled, the serial port requires external clock pulses—before the first external frame sync edge—to initialize the serial port.
Referenced to drive edge.
Table 29. Serial Ports—Internal Clock
V DDEXT = 1.8 V
V DDEXT = 2.5 V/3.3 V
Parameter
Min
Max
Min Max Unit
Timing Requirements
t SFSI
t HFSI
t SDRI
t HDRI
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
TFSx/RFSx Hold After TSCLKx/RSCLKx 1
Receive Data Setup Before RSCLKx 1
Receive Data Hold After RSCLKx 1
11.0
? 2.0
9.5
0.0
9.0
? 2.0
9.0
0.0
ns
ns
ns
ns
Switching Characteristics
t DFSI
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
3.0
3.0
ns
t HOFSI TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 1
? 1.0
? 1.0
ns
t DDTI
t HDTI
Transmit Data Delay After TSCLKx 1
Transmit Data Hold After TSCLKx 1
? 2.5
3.0
? 2.0
3.0
ns
ns
t SCLKIW TSCLKx/RSCLKx Width
1
Referenced to sample edge.
2
Referenced to drive edge.
6.0
4.5
ns
Rev. I
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Page 34 of 64 |
August 2013
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