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参数资料
| 型号： | ADSP-BF534YBCZ-4B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 32/68页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16BIT 400MHZ 208-CSP |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，SPI，SSP，TWI，UART |
| 时钟速率： | 400MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LFBGA，CSPBGA |
| 供应商设备封装： | 208-CSPBGA |
| 包装： | 托盘 |
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Rev. J
|
Page 38 of 68
|
February 2014
Serial Port Timing
through Figure 23 on Page 41 describe serial port operations.
Table 30. Serial Ports—External Clock
Parameter
Min
Max
Unit
Timing Requirements
tSFSE
TFSx/RFSx Setup Before TSCLKx/RSCLKx1
3.0
ns
tHFSE
TFSx/RFSx Hold After TSCLKx/RSCLKx
1
3.0
ns
tSDRE
Receive Data Setup Before RSCLKx
1
3.0
ns
tHDRE
Receive Data Hold After RSCLKx
1
3.0
ns
tSCLKEW
TSCLKx/RSCLKx Width
4.5
ns
tSCLKE
TSCLKx/RSCLKx Period
15.0
ns
tSUDTE
Start-Up Delay From SPORT Enable To First External TFSx2
4.0 × tSCLKE
ns
tSUDRE
Start-Up Delay From SPORT Enable To First External RFSx
4.0 × tSCLKE
ns
Switching Characteristics
tDFSE
TFSx/RFSx Delay After TSCLKx/RSCLK (Internally Generated TFSx/RFSx)
3
10.0
ns
tHOFSE
TFSx/RFSx Hold After TSCLKx/RSCLK (Internally Generated TFSx/RFSx)2
0ns
tDDTE
Transmit Data Delay After TSCLKx2
10.0
ns
tHDTE
Transmit Data Hold After TSCLKx2
0ns
1 Referenced to sample edge.
2 Verified in design but untested. After being enabled, the serial port requires external clock pulses—before the first external frame sync edge—to initialize the serial port.
3 Referenced to drive edge.
Table 31. Serial Ports—Internal Clock
2.25 V
V
DDEXT < 2.70 V
or
0.80 V
V
DDINT < 0.95 V
1
2.70 V
V
DDEXT 3.60 V
and
0.95 V
V
DDINT 1.43 V
2, 3
Parameter
Min
Max
Min
Max
Unit
Timing Requirements
tSFSI
TFSx/RFSx Setup Before TSCLKx/RSCLKx4
8.5
8.0
ns
tHFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx4
–1.5
ns
tSDRI
Receive Data Setup Before RSCLKx
8.5
8.0
ns
tHDRI
Receive Data Hold After RSCLKx
–1.5
ns
Switching Characteristics
tDFSI
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated
TFSx/RFSx)
5
3.0
ns
tHOFSI
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated
TFSx/RFSx)
1.0
ns
tDDTI
Transmit Data Delay After TSCLKx
3.0
ns
tHDTI
Transmit Data Hold After TSCLKx
1.0
ns
tSCLKIW
TSCLKx/RSCLKx Width
4.5
ns
1 Applies to all nonautomotive-grade devices when operated within either of these voltage ranges.
2 Applies to all nonautomotive-grade devices when operated within these voltage ranges.
3 All automotive-grade devices are within these specifications.
4 Referenced to sample edge.
5 Referenced to drive edge.
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