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参数资料
| 型号： | ADSP-BF534YBCZ-4B |
| 厂商： | Analog Devices Inc |
| 文件页数： | 49/68页 |
| 文件大小： | 0K |
| 描述： | IC DSP CTLR 16BIT 400MHZ 208-CSP |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，SPI，SSP，TWI，UART |
| 时钟速率： | 400MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 132kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.20V |
| 工作温度： | -40°C ~ 105°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 208-LFBGA，CSPBGA |
| 供应商设备封装： | 208-CSPBGA |
| 包装： | 托盘 |
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Rev. J
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February 2014
Capacitive Loading
Output delays and holds are based on standard capacitive loads:
Page 55 show how output rise time varies with capacitance. The
delay and hold specifications given should be derated by a factor
derived from these figures. The graphs in these figures may not
be linear outside the ranges shown.
Figure 50. Equivalent Device Loading for AC Measurements
(Includes All Fixtures)
T1
ZO = 50
Ω (impedance)
TD = 4.04
± 1.18 ns
2pF
TESTER PIN ELECTRONICS
50
Ω
0.5pF
70
Ω
400
Ω
45
Ω
4pF
NOTES:
THE WORST CASE TRANSMISSION LINE DELAY IS SHOWN AND CAN BE USED
FOR THE OUTPUT TIMING ANALYSIS TO REFELECT THE TRANSMISSION LINE
EFFECT AND MUST BE CONSIDERED. THE TRANSMISSION LINE (TD) IS FOR
LOAD ONLY AND DOES NOT AFFECT THE DATA SHEET TIMING SPECIFICATIONS.
ANALOG DEVICES RECOMMENDS USING THE IBIS MODEL TIMING FOR A GIVEN
SYSTEM REQUIREMENT. IF NECESSARY, A SYSTEM MAY INCORPORATE
EXTERNAL DRIVERS TO COMPENSATE FOR ANY TIMING DIFFERENCES.
VLOAD
DUT
OUTPUT
50
Ω
Figure 51. Typical Output Delay or Hold for Driver A at VDDEXT Min
Figure 52. Typical Output Delay or Hold for Driver A at VDDEXT Max
LOAD CAPACITANCE (pF)
RISE TIME
RISE
AND
F
ALL
TIME
ns
(10
%t
o
90%)
14
12
10
8
6
4
2
0
50
100
150
200
250
FALL TIME
LOAD CAPACITANCE (pF)
RISE TIME
RIS
E
AND
F
ALL
TIME
ns
(10
%
to
90%)
12
10
8
6
4
2
0
50
100
150
200
250
FALL TIME
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