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参数资料
| 型号： | ADSP-BF544MBBCZ-5M |
| 厂商： | Analog Devices Inc |
| 文件页数： | 39/100页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 533MHZ MDDR 400CBGA |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，SPI，SSP，TWI，UART |
| 时钟速率： | 533MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 196kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.25V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-LFBGA，CSPBGA |
| 供应商设备封装： | 400-CSPBGA（17x17） |
| 包装： | 托盘 |
| 配用： | ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548 |
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ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Table 26. Clock Out Timing
Parameter
Min
Max
Unit
Switching Characteristics
tSCLK
CLKOUT Period
1,2
7.5
ns
tSCLKH
CLKOUT Width High
2.5
ns
tSCLKL
CLKOUT Width Low
2.5
ns
1 The tSCLK value is the inverse of the fSCLK specification. Reduced supply voltages affect the best-case value of 7.5 ns listed here.
2 The t
SCLK value does not account for the effects of jitter.
Figure 11. CLKOUT Interface Timing
t
SCLKL
t
SCLKH
t
SCLK
CLKOUT
Table 27. Power-Up Reset Timing
Parameter
Min
Max
Unit
Timing Requirements
tRST_IN_PWR
RESET Deasserted After the VDDINT, VDDEXT, VDDDDR,VDDUSB,VDDRTC,VDDVR,VDDMP, and
CLKIN Pins Are Stable and Within Specification
3500
× t
CKIN
ns
Figure 12. Power-Up Reset Timing
RESET
tRST_IN_PWR
CLKIN
V
DD_SUPPLIES
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PDF描述 |
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