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参数资料
| 型号： | ADSP-BF544MBBCZ-5M |
| 厂商： | Analog Devices Inc |
| 文件页数： | 41/100页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 533MHZ MDDR 400CBGA |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，SPI，SSP，TWI，UART |
| 时钟速率： | 533MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 196kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.25V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-LFBGA，CSPBGA |
| 供应商设备封装： | 400-CSPBGA（17x17） |
| 包装： | 托盘 |
| 配用： | ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548 |
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ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
Rev. C
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February 2010
Table 29. Asynchronous Memory Read Cycle Timing with Asynchronous ARDY
Parameter
Min
Max
Unit
Timing Requirements
tSDAT
DATA15 – 0 Setup Before CLKOUT
5.0
ns
tHDAT
DATA15 – 0 Hold After CLKOUT
0.8
ns
tDANR
ARDY Negated Delay from AMSx Asserted1
(S + RA – 2)
× t
SCLK
ns
tHAA
ARDY Asserted Hold After ARE Negated
0.0
ns
Switching Characteristics
tDO
Output Delay After CLKOUT2
6.0
ns
tHO
Output Hold After CLKOUT
0.3
ns
1 S = number of programmed setup cycles, RA = number of programmed read access cycles.
2 Output pins include AMS3–0, ABE1–0, ADDR19–1, AOE, and ARE.
Figure 14. Asynchronous Memory Read Cycle Timing with Asynchronous ARDY
SETUP
2 CYCLES
PROGRAMMED READ
ACCESS 4 CYCLES
ACCESS EXTENDED
3 CYCLES
HOLD
1 CYCLE
tDO
tHO
tDO
tDANR
tSDAT
tHDAT
CLKOUT
AMSx
ABE1–0
ADDR19–1
AOE
ARE
ARDY
DATA 15–0
tHO
tHAA
相关PDF资料 |
PDF描述 |
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参数描述 |
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