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参数资料
| 型号： | ADSP-BF544MBBCZ-5M |
| 厂商： | Analog Devices Inc |
| 文件页数： | 44/100页 |
| 文件大小： | 0K |
| 描述： | IC DSP 16BIT 533MHZ MDDR 400CBGA |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | 定点 |
| 接口： | CAN，SPI，SSP，TWI，UART |
| 时钟速率： | 533MHz |
| 非易失内存： | 外部 |
| 芯片上RAM： | 196kB |
| 电压 - 输入/输出： | 2.50V，3.30V |
| 电压 - 核心： | 1.25V |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-LFBGA，CSPBGA |
| 供应商设备封装： | 400-CSPBGA（17x17） |
| 包装： | 托盘 |
| 配用： | ADZS-BF548-EZLITE-ND - KIT EZLITE ADZS-BF548 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页当前第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页
Rev. C
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February 2010
ADSP-BF542/ADSP-BF544/ADSP-BF547/ADSP-BF548/ADSP-BF549
DDR SDRAM/Mobile DDR SDRAM Clock and Control Cycle Timing
SDRAM clock and control cycle timing.
Table 32. DDR SDRAM/Mobile DDR SDRAM Clock and Control Cycle Timing
DDR SDRAM
Mobile DDR SDRAM
Unit
Parameter
Min
Max
Min
Max
Switching Characteristics
tCK
1
DCK0-1 Period
7.50
8.33
ns
tCH
DCK0-1 High Pulse Width
0.45
0.55
0.45
0.55
tCK
tCL
DCK0-1 Low Pulse Width
0.45
0.55
0.45
0.55
tCK
tAS
2,3
Address and Control Output SETUP Time Relative to CK
1.00
ns
tAH
Address and Control Output HOLD Time Relative to CK
1.00
ns
tOPW
Address and Control Output Pulse Width
2.20
2.30
ns
1 The t
CK specification does not account for the effects of jitter.
2 Address pins include DA0-12 and DBA0-1.
3 Control pins include DCS0-1, DCLKE, DRAS, DCAS, and DWE.
Figure 17. DDR SDRAM /Mobile DDR SDRAM Clock and Control Cycle Timing
NOTE: CONTROL =
DCS0-1, DCLKE, DRAS, DCAS, AND DWE.
ADDRESS = DA0-12 AND DBA0-1.
DCK0-1
ADDRESS
CONTROL
tAS
tAH
tCK
tCH
tCL
tOPW
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PDF描述 |
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