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参数资料
| 型号： | ADZS-BF561-MMSKIT |
| 厂商： | Analog Devices Inc |
| 文件页数： | 27/64页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER MULTIMEDIA BF561 |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services Multimedia Starter Kit |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | DSP：视频 |
| 适用于相关产品： | ADSP-BF561 |
| 所含物品： | 多媒体 SDK 光盘、子板和 ADSP-BF5xx EZ-LITE 评估板 |
| 相关产品： | ADSP-BF561SKBCZ-6V-ND - IC DSP 32BIT 600MHZ 256CSPBGA ADSP-BF561SKBCZ-5V-ND - IC DSP 32BIT 500MHZ 256CSPBGA ADSP-BF561SKBCZ-5A-ND - IC DSP CTLR 32BIT BKFN 256CSPBGA ADSP-BF561SKBCZ-6A-ND - IC DSP CTRLR 32B 600MHZ 256CPBGA ADSP-BF561SBBCZ-5A-ND - IC DSP CTRLR 32B 500MHZ 256CPBGA ADSP-BF561SBBZ500-ND - IC PROCESSOR 500MHZ 297-PBGA ADSP-BF561SBBZ600-ND - IC DSP 32BIT 600MHZ 297-BGA ADSP-BF561SKBZ600-ND - IC DSP 32BIT 600MHZ 297PBGA ADSP-BF561SKBZ500-ND - IC DSP 32BIT 500MHZ 297PBGA ADSP-BF561SKB600-ND - IC DSP CTRLR 32BIT 600MHZ 297BGA 更多... |
| 其它名称： | ADDS-BF561-MMSKIT ADDS-BF561-MMSKIT-ND |
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ADSP-BF561
External Port Bus Request and Grant Cycle Timing
bus grant operations.
Table 21. External Port Bus Request and Grant Cycle Timing
Parameter 1, 2
Min
Max
Unit
Timing Requirements
t BS
t BH
BR Asserted to CLKOUT High Setup
CLKOUT High to BR Deasserted Hold Time
4.6
0.0
ns
ns
Switching Characteristics
t SD
t SE
t DBG
t EBG
t DBH
t EBH
CLKOUT Low to AMSx, Address and ARE/AWE Disable
CLKOUT Low to AMSx, Address and ARE/AWE Enable
CLKOUT High to BG Asserted Setup
CLKOUT High to BG Deasserted Hold Time
CLKOUT High to BGH Asserted Setup
CLKOUT High to BGH Deasserted Hold Time
4.5
4.5
3.6
3.6
3.6
3.6
ns
ns
ns
ns
ns
ns
1
2
These are preliminary timing parameters that are based on worst-case operating conditions.
The pad loads for these timing parameters are 20 pF.
CLKOUT
BR
t BS
t BH
AMSx
ADDR19-1
ABE1-0
AWE
ARE
BG
BGH
t SD
t SD
t SD
t DBG
t DBH
Figure 13. External Port Bus Request and Grant Cycle Timing
t EBG
t EBH
t SE
t SE
t SE
Rev. E |
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September 2009
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