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参数资料
| 型号： | ADZS-BF561-MMSKIT |
| 厂商： | Analog Devices Inc |
| 文件页数： | 39/64页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER MULTIMEDIA BF561 |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services Multimedia Starter Kit |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | DSP：视频 |
| 适用于相关产品： | ADSP-BF561 |
| 所含物品： | 多媒体 SDK 光盘、子板和 ADSP-BF5xx EZ-LITE 评估板 |
| 相关产品： | ADSP-BF561SKBCZ-6V-ND - IC DSP 32BIT 600MHZ 256CSPBGA ADSP-BF561SKBCZ-5V-ND - IC DSP 32BIT 500MHZ 256CSPBGA ADSP-BF561SKBCZ-5A-ND - IC DSP CTLR 32BIT BKFN 256CSPBGA ADSP-BF561SKBCZ-6A-ND - IC DSP CTRLR 32B 600MHZ 256CPBGA ADSP-BF561SBBCZ-5A-ND - IC DSP CTRLR 32B 500MHZ 256CPBGA ADSP-BF561SBBZ500-ND - IC PROCESSOR 500MHZ 297-PBGA ADSP-BF561SBBZ600-ND - IC DSP 32BIT 600MHZ 297-BGA ADSP-BF561SKBZ600-ND - IC DSP 32BIT 600MHZ 297PBGA ADSP-BF561SKBZ500-ND - IC DSP 32BIT 500MHZ 297PBGA ADSP-BF561SKB600-ND - IC DSP CTRLR 32BIT 600MHZ 297BGA 更多... |
| 其它名称： | ADDS-BF561-MMSKIT ADDS-BF561-MMSKIT-ND |
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ADSP-BF561
Timer Cycle Timing
input signal is asynchronous in width capture mode and exter-
nal clock mode and has an absolute maximum input frequency
of f SCLK /2 MHz.
Table 30. Timer Cycle Timing
Parameter
Min
Max
Unit
Timing Characteristics
t WL
t WH
Timer Pulse Width Input Low 1 (Measured in SCLK Cycles)
Timer Pulse Width Input High 1 (Measured in SCLK Cycles)
1
1
SCLK
SCLK
Switching Characteristic
t HTO
Timer Pulse Width Output 2 (Measured in SCLK Cycles)
1
(2 32 –1)
SCLK
1
2
The minimum pulse widths apply for TMRx input pins in width capture and external clock modes. They also apply to the PF1 or PPIxCLK input pins in PWM output mode.
The minimum time for t HTO is one cycle, and the maximum time for t HTO equals (2 32 –1) cycles.
CLKOUT
t HTO
TMRx
(PWM OUTPUT MODE)
TMRx
(WIDTH CAPTURE AND
t WL
t WH
EXTERNAL CLOCK MODES)
Figure 27. Timer PWM_OUT Cycle Timing
Rev. E |
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September 2009
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PDF描述 |
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参数描述 |
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