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参数资料
| 型号： | ADZS-BF561-MMSKIT |
| 厂商： | Analog Devices Inc |
| 文件页数： | 35/64页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER MULTIMEDIA BF561 |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services Multimedia Starter Kit |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | DSP：视频 |
| 适用于相关产品： | ADSP-BF561 |
| 所含物品： | 多媒体 SDK 光盘、子板和 ADSP-BF5xx EZ-LITE 评估板 |
| 相关产品： | ADSP-BF561SKBCZ-6V-ND - IC DSP 32BIT 600MHZ 256CSPBGA ADSP-BF561SKBCZ-5V-ND - IC DSP 32BIT 500MHZ 256CSPBGA ADSP-BF561SKBCZ-5A-ND - IC DSP CTLR 32BIT BKFN 256CSPBGA ADSP-BF561SKBCZ-6A-ND - IC DSP CTRLR 32B 600MHZ 256CPBGA ADSP-BF561SBBCZ-5A-ND - IC DSP CTRLR 32B 500MHZ 256CPBGA ADSP-BF561SBBZ500-ND - IC PROCESSOR 500MHZ 297-PBGA ADSP-BF561SBBZ600-ND - IC DSP 32BIT 600MHZ 297-BGA ADSP-BF561SKBZ600-ND - IC DSP 32BIT 600MHZ 297PBGA ADSP-BF561SKBZ500-ND - IC DSP 32BIT 500MHZ 297PBGA ADSP-BF561SKB600-ND - IC DSP CTRLR 32BIT 600MHZ 297BGA 更多... |
| 其它名称： | ADDS-BF561-MMSKIT ADDS-BF561-MMSKIT-ND |
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ADSP-BF561
Serial Peripheral Interface (SPI) Port—
Master Timing
Table 27. Serial Peripheral Interface (SPI) Port—Master Timing
Parameter
Min
Max
Unit
Timing Requirements
t SSPIDM
t HSPIDM
Data Input Valid to SCK Edge (Data Input Setup)
SCK Sampling Edge to Data Input Invalid
7.5
–1.5
ns
ns
Switching Characteristics
t SDSCIM
t SPICHM
t SPICLM
t SPICLK
t HDSM
t SPITDM
SPISELx Low to First SCK Edge
Serial Clock High Period
Serial Clock Low Period
Serial Clock Period
Last SCK Edge to SPISELx High
Sequential Transfer Delay
2 × t SCLK – 1.5
2 × t SCLK – 1.5
2 × t SCLK – 1.5
4 × t SCLK – 1.5
2 × t SCLK – 1.5
2 × t SCLK – 1.5
ns
ns
ns
ns
ns
ns
t DDSPIDM
t HDSPIDM
SCK Edge to Data Out Valid (Data Out Delay)
SCK Edge to Data Out Invalid (Data Out Hold)
0
–1.0
6
+4.0
ns
ns
F LA G 3–0
(OUT P UT)
t SDSCIM
t S P ICHM
t S P ICLM
t S P ICLKM
t HDSM
t S P ITDM
S P ICLK
(C P = 0 )
(OUT P UT)
S P ICLK
(C P = 1 )
(OUT P UT)
t S P ICLM
t S P ICHM
t DDS P IDM
t HDS P IDM
MOSI
(OUT P UT)
MS B
LS B
CPHASE= 1
MISO
(IN P UT)
MOSI
(OUT P UT)
CPHASE= 0
MISO
(IN P UT)
t SS P IDM
MS B
V ALID
MS B
t HS P IDM
MS B V ALID
t SS P IDM
t HS P IDM
t DDS P IDM
LS B V ALID
t SS P IDM
LS B V ALID
t HDS P IDM
LS B
t HS P IDM
Figure 23. Serial Peripheral Interface (SPI) Port—Master Timing
Rev. E |
Page 35 of 64 |
September 2009
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