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参数资料
| 型号： | ADZS-BF561-MMSKIT |
| 厂商： | Analog Devices Inc |
| 文件页数： | 32/64页 |
| 文件大小： | 0K |
| 描述： | KIT STARTER MULTIMEDIA BF561 |
| 产品培训模块： | Blackfin® Processor Core Architecture Overview Blackfin® Device Drivers Blackfin® Optimizations for Performance and Power Consumption Blackfin® System Services Multimedia Starter Kit |
| 标准包装： | 1 |
| 系列： | Blackfin® |
| 类型： | DSP：视频 |
| 适用于相关产品： | ADSP-BF561 |
| 所含物品： | 多媒体 SDK 光盘、子板和 ADSP-BF5xx EZ-LITE 评估板 |
| 相关产品： | ADSP-BF561SKBCZ-6V-ND - IC DSP 32BIT 600MHZ 256CSPBGA ADSP-BF561SKBCZ-5V-ND - IC DSP 32BIT 500MHZ 256CSPBGA ADSP-BF561SKBCZ-5A-ND - IC DSP CTLR 32BIT BKFN 256CSPBGA ADSP-BF561SKBCZ-6A-ND - IC DSP CTRLR 32B 600MHZ 256CPBGA ADSP-BF561SBBCZ-5A-ND - IC DSP CTRLR 32B 500MHZ 256CPBGA ADSP-BF561SBBZ500-ND - IC PROCESSOR 500MHZ 297-PBGA ADSP-BF561SBBZ600-ND - IC DSP 32BIT 600MHZ 297-BGA ADSP-BF561SKBZ600-ND - IC DSP 32BIT 600MHZ 297PBGA ADSP-BF561SKBZ500-ND - IC DSP 32BIT 500MHZ 297PBGA ADSP-BF561SKB600-ND - IC DSP CTRLR 32BIT 600MHZ 297BGA 更多... |
| 其它名称： | ADDS-BF561-MMSKIT ADDS-BF561-MMSKIT-ND |
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ADSP-BF561
Serial Ports
through Figure 22 on Page 34 describe Serial Port operations.
Table 23. Serial Ports—External Clock
Parameter
Min
Max
Unit
Timing Requirements
t SFSE
t HFSE
t SDRE
t HDRE
t SCLKW
t SCLK
t SUDTE
t SUDRE
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
TFSx/RFSx Hold After TSCLKx/RSCLKx 1
Receive Data Setup Before RSCLKx 1
Receive Data Hold After RSCLKx 1
TSCLKx/RSCLKx Width
TSCLKx/RSCLKx Period
Start-Up Delay From SPORT Enable To First External TFSx
Start-Up Delay From SPORT Enable To First External RFSx
3.0
3.0
3.0
3.0
4.5
15.0
4.0
4.0
ns
ns
ns
ns
ns
ns
TSCLKx
RSCLKx
Switching Characteristics
t DFSE
t HOFSE
t DDTE
t HDTE
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
Transmit Data Delay After TSCLKx 2
Transmit Data Hold After TSCLKx 2
0.0
0.0
10.0
10.0
ns
ns
ns
ns
1
2
Referenced to sample edge.
Referenced to drive edge.
Table 24. Serial Ports—Internal Clock
Parameter
Min
Max
Unit
Timing Requirements
t SFSI
t HFSI
t SDRI
t HDRI
t SCLKW
t SCLK
TFSx/RFSx Setup Before TSCLKx/RSCLKx 1
TFSx/RFSx Hold After TSCLKx/RSCLKx 1
Receive Data Setup Before RSCLKx 1
Receive Data Hold After RSCLKx 1
TSCLKx/RSCLKx Width
TSCLKx/RSCLKx Period
8.0
–2.0
6.0
0.0
4.5
15.0
ns
ns
ns
ns
ns
ns
Switching Characteristics
t DFSI
t HOFSI
t DDTI
t HDTI
t SCLKIW
TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx) 2
Transmit Data Delay After TSCLKx 2
Transmit Data Hold After TSCLKx 2
TSCLKx/RSCLKx Width
–1.0
–2.0
4.5
3.0
3.0
ns
ns
ns
ns
ns
1
2
Referenced to sample edge.
Referenced to drive edge.
Rev. E |
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September 2009
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