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参数资料
| 型号： | AM79C965KCW |
| 厂商： | ADVANCED MICRO DEVICES INC |
| 元件分类： | 微控制器/微处理器 |
| 英文描述： | 3 CHANNEL(S), LOCAL AREA NETWORK CONTROLLER, PQFP16 |
| 封装： | PLASTIC, QFP-160 |
| 文件页数： | 185/220页 |
| 文件大小： | 1197K |
| 代理商： | AM79C965KCW |
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P R E L I M I N A R Y
AMD
67
Am79C965
18219B-18
ADS
Ti
BCLK
T1
T2
Ti
A4–A31,
M/
IO, D/C
A2–A3,
BE0–BE3
RDYRTN
W/
R
BRDY
BLAST
D0–D31
Ti
T2
From
PCnet-32
HOLD
HLDA
From
PCnet-32
From
PCnet-32
From
PCnet-32
T2
Ti
Figure 15. Linear Burst Write with Wait States Added
by the Slave Device on the Third Transfer
Linear Burst DMA Ready Wait States
The PCnet-32 controller will insert wait states into linear
burst DMA cycles if neither
RDYRTN nor BRDY are
sampled asserted at the end of each T2 cycle.
Interrupted Linear Burst DMA Cycles
The assertion of
RDYRTN in the place of BRDY within a
linear burst cycle will cause the linear burst to be
“interrupted.”
In that case, the PCnet-32 controller will revert to ordi-
nary two-cycle transfers that contain both a T1 and a T2
cycle, except that
BLAST will remain deasserted to
show that linear bursting is still being requested by the
PCnet-32 controller. This situation is defined as an inter-
rupted linear burst cycle. If
BRDY is sampled asserted
(without also sampling
RDYRTN asserted during the
same access) during an interrupted linear burst cycle in
which
BLAST is deasserted, then linear bursting will re-
sume. (Note that
BLAST will become asserted during an
interrupted linear burst cycle during the transfer that
would have been the last transfer of the linear burst se-
quence, had the sequence not been interrupted.)
When an interrupted linear burst cycle is resumed, then
the next assertion of
ADS will depend upon the initial
starting point of the linear burst, rather than on the re-
sumption point.
For example, if the linear burst length = 4 (LINBC = 1),
and
BRDY is asserted during the first transfer, but
RDYRTN is asserted on the second, then the PCnet-32
controller will revert to ordinary DMA transfers on the
third transfer. If the responding device again asserts
BRDY on the third access (while RDYRTN is deas-
serted), the PCnet-32 controller will resume linear burst-
ing from the current address. It will produce 1 more data
cycle before asserting the next
ADS, i.e. PCnet-32 con-
troller will keep track of the initial linear burst end point
and will continue with the original linear burst after the
RDYRTN interruption has occurred.
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PDF描述 |
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