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参数资料
| 型号： | CDK5571 |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 32/34页 |
| 文件大小： | 0K |
| 描述： | CDB5571 W/CAPTURE PLUS 2 SYSTEM |
| 标准包装： | 1 |
| 系列： | CapturePLUS™II |
| ADC 的数量： | 1 |
| 位数： | 16 |
| 采样率（每秒）： | 100k |
| 数据接口： | 串行 |
| 输入范围： | 2.4 ~ 4.2 V |
| 工作温度： | -40°C ~ 85°C |
| 已用 IC / 零件： | CS5571 |
| 已供物品： | 2 个板，线缆，CD，电源 |
| 产品目录页面： | 756 (CN2011-ZH PDF) |
| 相关产品： | CS5571-ISZR-ND - IC ADC 16BIT DELTA-SIGMA 24-SSOP 598-1266-5-ND - IC ADC 16BIT 1CH 100KSPS 24SSOP |
| 其它名称： | 598-1279 CDK5571-1 |
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CS5571
SCLK – Serial Clock Input/Output, Pin 23
The SMODE pin determines whether the SCLK signal is an input or an output signal. SCLK
determines the rate at which data is clocked out of the SDO pin. If the converter is in SSC
mode, the SCLK frequency will be determined by the master clock frequency of the converter
(either MCLK or the internal oscillator). In SEC mode, the user determines the SCLK frequency.
If SCLK is an output (SMODE = VL), it will be in a high-impedance state when CS is high.
RDY – Ready, Pin 24
If CONV is low the converter will immediately start a conversion and RDY will remain high until
the conversion is completed. At the end of any conversion RDY falls to indicate that a conver-
sion word has been placed into the serial port. RDY will return high after all data bits are shifted
out of the serial port or two master clock cycles before new data becomes available if the CS pin
is inactive (high); or two master clock cycles before new data becomes available if the user
holds CS low but has not started reading the data from the converter when in SEC mode.
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DS768PP1
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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