参数资料
型号: CY7C1157V18-333BZXI
厂商: CYPRESS SEMICONDUCTOR CORP
元件分类: SRAM
英文描述: 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.0 Cycle Read Latency)
中文描述: 2M X 9 DDR SRAM, 0.45 ns, PBGA165
封装: 13 X 15 MM, 1.40 MM HEIGHT, LEAD FREE, MO-216, FBGA-165
文件页数: 16/27页
文件大小: 645K
代理商: CY7C1157V18-333BZXI
CY7C1146V18, CY7C1157V18
CY7C1148V18, CY7C1150V18
Document Number: 001-06621 Rev. *D
Page 23 of 27
Switching Waveforms
Read/Write/Deselect Sequence
Figure 7. Waveform for 2.0 Cycle Read Latency[29, 30, 31]
DON’T CARE
UNDEFINED
1
2
3
4
5
6
7
8
9
10
READ
NOP
WRITE
t
NOP
11
K
LD
R/W
A
tKH tKL
tCYC
tHC
tSA tHA
SC
A0
A1
A2
A3
A4
CQ
QVLD
t
NOP
t
QVLD
t
tCCQO
tCQOH
t
tCQOH
QVLD
t
NOP
DQ
KHKH
12
(Read Latency = 2.0 Cycles)
NOP
CCQO
tSD
HD
tSD
tHD
t
CLZ
tCHZ
D20 D21
D30
D31
t
CQDOH
Q00
Q11
Q01 Q10
tDOH
tCO
Q40 Q41
tCQD
t
tCQH
CQHCQH
Notes
29. Q00 refers to output from address A0. Q01 refers to output from the next internal burst address following A0, i.e., A0 + 1.
30. Outputs are disabled (High-Z) one clock cycle after a NOP.
31. The third NOP cycle between Read to Write transition is not necessary for correct device operation when Read Latency = 2.0 cycles; however at high frequency
operation, it may be required to avoid bus contention.
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PDF描述
CY7C1157V18-375BZC 18-Mbit DDR-II+ SRAM 2-Word Burst Architecture (2.0 Cycle Read Latency)
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CY7C11651KV18-400BZC 功能描述:静态随机存取存储器 Sync 静态随机存取存储器 QDR RoHS:否 制造商:Cypress Semiconductor 存储容量:16 Mbit 组织:1 M x 16 访问时间:55 ns 电源电压-最大:3.6 V 电源电压-最小:2.2 V 最大工作电流:22 uA 最大工作温度:+ 85 C 最小工作温度:- 40 C 安装风格:SMD/SMT 封装 / 箱体:TSOP-48 封装:Tray
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