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参数资料
| 型号： | DK-DEV-3C120N |
| 厂商： | Altera |
| 文件页数： | 14/92页 |
| 文件大小： | 0K |
| 描述： | KIT DEV CYCLONE III EP3C120 |
| 产品培训模块： | Cyclone® III FPGA Designing an IP Surveillance Camera Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview |
| 特色产品： | Cyclone? III FPGA Development Kit |
| 标准包装： | 1 |
| 系列： | Cyclone® III |
| 类型： | FPGA |
| 适用于相关产品： | EP3C120 |
| 所含物品： | 开发板、通用电源、缆线和软件 |
| 产品目录页面： | 606 (CN2011-ZH PDF) |
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| 其它名称： | 544-2444 |
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28 nm Device Portfolio
Arria V GX FPGA Features
Maximum Resource Count for Arria V GX FPGAs (1.1 V, 1.15 V) 1
5AGXA1
5AGXA3
5AGXA5
5AGXA7
5AGXB1
5AGXB3
5AGXB5
5AGXB7
ALMs
LEs (K)
Registers
M10K memory blocks
M10K memory (Kb)
MLAB memory (Kb)
Variable-precision DSP blocks
18 x 18 multipliers
28,302
75
113,208
800
8,000
463
240
480
58,900
156
235,600
1,051
10,510
961
396
792
71,698
190
286,792
1,180
11,800
1,173
600
1,200
91,680
242
366,720
1,366
13,660
1,448
800
1,600
113,208
300
452,832
1,510
15,100
1,852
920
1,840
136,880
362
547,520
1,726
17,260
2,098
1,045
2,090
158,491
420
633,964
2,054
20,540
2,532
1,092
2,184
190,240
504
760,960
2,414
24,140
2,906
1,156
2,312
Global clock networks
16
PLLs 2
10
10
12
12
12
12
16
16
Design security
I/O voltage levels
supported (V)
I/O standards supported
3
1.2, 1.5, 1.8, 2.5, 3.0, 3.3
LVTTL, LVCMOS, PCI, PCI-X, LVDS, mini-LVDS, RSDS, LVPECL, Differential SSTL-15, Differential SSTL-18,
Differential SSTL-2, Differential HSTL-12, Differential HSTL-15, Differential HSTL-18, SSTL-15 (I and II),
SSTL-18 (I and II), SSTL-2 (I and II), 1.2 V HSTL (I and II), 1.5 V HSTL (I and II), 1.8 V HSTL (I and II)
LVDS transmitter (TX)
LVDS receiver (RX)
70
80
70
80
120
136
120
136
160
176
160
176
160
176
160
176
Embedded DPA circuitry
OCT
Programmable drive strength
3
Series and differential
3
Transceiver count
(6.5536 Gbps)
PCIe hard IP blocks (Gen2 x4)
Hard memory controllers 3
9
1
2
9
1
2
24
2
4
24
2
4
24
2
4
24
2
4
36
2
4
36
2
4
Memory devices
supported
DDR3, DDR2, DDR II+ 4 , QDR II, QDR II+, RLDRAM II, LPDDR 4 , LPDDR2 4
1
2
3
4
All data is correct at the time of printing, and may be subject to change without prior notice. For the latest information, please visit www.altera.com .
The phase-locked loop (PLL) count includes general-purpose fractional PLLs and transceiver fractional PLLs.
With 16 and 32 bit error correction code (ECC) support.
These memory interfaces are not available as Altera IP.
12
Altera Product Catalog
?
2013
?
www.altera.com
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