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参数资料
| 型号： | DS21448L+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 11/60页 |
| 文件大小： | 0K |
| 描述： | IC LIU QUAD E1/T1/J1 128-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 72 |
| 类型： | 线路接口装置（LIU） |
| 驱动器/接收器数： | 4/4 |
| 规程： | T1/E1/J1 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-LQFP |
| 供应商设备封装： | 128-LQFP（14x20） |
| 包装： | 管件 |
| 产品目录页面： | 1430 (CN2011-ZH PDF) |
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DS21448 3.3V T1/E1/J1 Quad Line Interface
19 of 60
4.3.3 Control Registers
CCR1 (00H): Common Control Register 1
(MSB)
(LSB)
ETS
NRZE
RCLA
ECUE
JAMUX
TTOJ
TTOR
LOTCMC
NAME
POSITION
FUNCTION
ETS
CCR1.7
E1/T1 Select
0 = E1
1 = T1
NRZE
CCR1.6
NRZ Enable
0 = bipolar data at RPOS/RNEG and TPOS/TNEG
1 = NRZ data at RPOS and TPOS or TNEG; RNEG outputs a positive-going pulse when the
device receives a BPV, CV, or EXZ
RCLA
CCR1.5
Receive-Carrier-Loss Alternate Criteria
0 = RCL declared upon 255 (E1) or 192 (T1) consecutive zeros
1 = RCL declared upon 2048 (E1) or 1544 (T1) consecutive zeros
ECUE
CCR1.4
Error Counter Update Enable. A 0-to-1 transition forces the next receive clock cycle to load the
error counter registers with the latest counts and reset the counters. The user must wait a
minimum of two clock cycles (976ns for E1 and 1296ns for T1) before reading the error count
registers to allow for a proper update. See Section 6 for details.
JAMUX
CCR1.3
Jitter Attenuator Clock Mux. Controls the source for JACLK (Figure 1-1).
0 = JACLK sourced from MCLK (2.048MHz or 1.544MHz at MCLK)
1 = JACLK sourced from internal PLL (2.048MHz at MCLK)
TTOJ
CCR1.2
TCLK to JACLK. Internally connects TCLK to JACLK (Figure 1-3).
0 = disabled
1 = enabled
TTOR
CCR1.1
TCLK to RCLK. Internally connects TCLK to RCLK (Figure 1-3).
0 = disabled
1 = enabled
LOTCMC
CCR1.0
Loss-of-Transmit Clock Mux Control. Determines whether the transmit logic should switch to
JACLK if the TCLK input should fail to transition (Figure 1-3).
0 = do not switch to JACLK if TCLK stops
1 = switch to JACLK if TCLK stops
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