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参数资料
| 型号： | DS21448L+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 39/60页 |
| 文件大小： | 0K |
| 描述： | IC LIU QUAD E1/T1/J1 128-LQFP |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 72 |
| 类型： | 线路接口装置（LIU） |
| 驱动器/接收器数： | 4/4 |
| 规程： | T1/E1/J1 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 128-LQFP |
| 供应商设备封装： | 128-LQFP（14x20） |
| 包装： | 管件 |
| 产品目录页面： | 1430 (CN2011-ZH PDF) |
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DS21448 3.3V T1/E1/J1 Quad Line Interface
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Figure 8-2. TAP Controller State Diagram
Capture-DR. Data can be parallel-loaded into the test data registers selected by the current instruction. If the
instruction does not call for a parallel load or the selected register does not allow parallel loads, the test register
remains at its current value. On the rising edge of JTCLK, the controller goes to the shift-DR state if JTMS is LOW,
or it goes to the exit1-DR state if JTMS is HIGH.
Shift-DR. The test data register selected by the current instruction is connected between JTDI and JTDO, and
shifts data one stage toward its serial output on each rising edge of JTCLK. If a test register selected by the current
instruction is not placed in the serial path, it maintains its previous state.
Exit1-DR. While in this state, a rising edge on JTCLK puts the controller in the update-DR state, which terminates
the scanning process, if JTMS is HIGH. A rising edge on JTCLK with JTMS LOW puts the controller in the pause-
DR state.
Pause-DR. Shifting of the test registers is halted while in this state. All test registers selected by the current
instruction retain their previous state. The controller remains in this state while JTMS is LOW. A rising edge on
JTCLK with JTMS HIGH puts the controller in the exit2-DR state.
Exit2-DR. A rising edge on JTCLK with JTMS HIGH while in this state puts the controller in the update-DR state
and terminates the scanning process. A rising edge on JTCLK with JTMS LOW enters the shift-DR state.
Update-DR. A falling edge on JTCLK while in the update-DR state latches the data from the shift register path of
the test registers into the data output latches. This prevents changes at the parallel output due to changes in the
shift register.
1
0
1
11
1
11
1
00
0
1
0
1
0
Select
DR-Scan
Capture DR
Shift DR
Exit DR
Pause DR
Exit2 DR
Update DR
Select
IR-Scan
Capture IR
Shift IR
Exit IR
Pause IR
Exit2 IR
Update IR
Test Logic
Reset
Run Test/
Idle
0
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PDF描述 |
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参数描述 |
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