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参数资料
| 型号： | DS21FF42N+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 97/114页 |
| 文件大小： | 0K |
| 描述： | IC FRAMER T1 4X4 16CH 300-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 40 |
| 控制器类型： | T1 调帧器 |
| 接口： | 并行/串行 |
| 电源电压： | 2.97 V ~ 3.63 V |
| 电流 - 电源： | 300mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 300-BBGA |
| 供应商设备封装： | 300-PBGA（27x27） |
| 包装： | 管件 |
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DS21FT42/DS21FF42
83 of 114
4.096 MHZ INTERLEAVED BUS EXTERNAL PIN CONNECTION EXAMPLE
Figure 21-1
8.192 MHZ INTERLEAVED BUS EXTERNAL PIN CONNECTION EXAMPLE
Figure 21-2
22.
JTAG-BOUNDARY SCAN ARCHITECTURE AND TEST ACCESS PORT
23.1 DESCRIPTION
The DS21Q42 IEEE 1149.1 design supports the standard instruction codes SAMPLE/PRELOAD,
BYPASS, and EXTEST. Optional public instructions included with this design are HIGHZ, CLAMP,
and IDCODE. See Figure 23-1 for a block diagram. The DS21Q42 contains the following items, which
meet the requirements, set by the IEEE 1149.1 Standard Test Access Port and Boundary Scan
Architecture. The DS21FT42 should be considered as 3 individual DS21Q42 devices. The DS21FF42
should be considered as 4 individual DS21Q42 devices.
Test Access Port (TAP)
TAP Controller
Instruction Register
Bypass Register
Boundary Scan Register
Device Identification Register
RSYSCLK0
TSYSCLK0
RSER0
TSER0
RSYNC0
TSSYNC0
RSIG0
TSIG0
FRAMER 0
RSYSCLK1
TSYSCLK1
RSER1
TSER1
RSYNC1
TSSYNC1
RSIG1
TSIG1
FRAMER 1
RSYSCLK2
TSYSCLK2
RSER2
TSER2
RSYNC2
TSSYNC2
RSIG2
TSIG2
FRAMER 2
RSYSCLK3
TSYSCLK3
RSER3
TSER3
RSYNC3
TSSYNC3
RSIG3
TSIG3
FRAMER 3
SYSCLK
SYNC INPUT
RSER
TSER
RSIG
TSIG
RSYSCLK0
TSYSCLK0
RSER0
TSER0
RSYNC0
TSSYNC0
RSIG0
TSIG0
FRAMER 0
RSYSCLK1
TSYSCLK1
RSER1
TSER1
RSYNC1
TSSYNC1
RSIG1
TSIG1
FRAMER 1
SYSCLK
SYNC INPUT
RSER
TSER
RSIG
TSIG
Bus 1
Bus 2
RSYSCLK2
TSYSCLK2
RSER2
TSER2
RSYNC2
TSSYNC2
RSIG2
TSIG2
FRAMER 2
RSYSCLK3
TSYSCLK3
RSER3
TSER3
RSYNC3
TSSYNC3
RSIG3
TSIG3
FRAMER 3
SYSCLK
SYNC INPUT
RSER
TSER
RSIG
TSIG
相关PDF资料 |
PDF描述 |
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参数描述 |
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