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参数资料
| 型号： | DS26334GNA3+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 104/121页 |
| 文件大小： | 0K |
| 描述： | IC LIU E1/T1/J1 3.3V 256-CSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 90 |
| 类型： | 线路接口装置（LIU） |
| 驱动器/接收器数： | 16/16 |
| 规程： | IEEE 1149.1 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 256-LBGA，CSBGA |
| 供应商设备封装： | 256-CSBGA（17x17） |
| 包装： | 托盘 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页当前第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页
DS26334 3.3V, 16-Channel, E1/T1/J1 Short/Long-Haul Line Interface Unit
83 of 121
Register Name:
CCR
Register Description:
Clock Control Register
Register Address:
15h
Bit #
7
6
5
4
3
2
1
0
Name
PCLKS2
PCLKS1
PCLKS0
TECLKS
CLKA3
CLKA2
CLKA1
CLKA0
Default
0
Bits 7 to 5: PLL Clock Select (PCLKS[2:0]). These bits determine the RCLK that is to be used as the input to the
PLL. If an LOS is detect for the channel that RCLK is recovered from, the PLL will switch to MCLK until the LOS is
cleared. When the LOS is cleared RCLK will be used again. See Table 6-20 for RCLK selection. MC.PCLKI[1:0]
must be set to ‘01’ or ‘10’ in order for these settings to take effect.
Table 6-20. PLL Clock Select
PCLKS[2:0]
PLL CLOCK
SELECTED
PLL CLOCK
SELECTED
PCLKI[1:0]=01
000
PCLKI[1:0]=10
RCLK1
RCLK9
001
RCLK2
RCLK10
010
RCLK3
RCLK11
011
RCLK4
RCLK12
100
RCLK5
RCLK13
101
RCLK6
RCLK14
110
RCLK7
RCLK15
111
RCLK8
RCLK16
Bit 4: T1/E1 Clock Select (TECLKS). When this bit is set the T1/E1 clock output is 2.048MHz. When this bit is
reset the T1/E1 clock rate is 1.544MHz
Bits 3 to 0: Clock A Select (CLKA[3:0]). These bits select the output frequency for CLKA pin. See Table 6-21 for
available frequencies. For best jitter performance, select MCLK as the source for CLKA and input a 2.048MHz
MCLK.
Table 6-21. Clock A Select
CLKA[3:0]
CLKA (Hz)
0000
2.048M
0001
4.096M
0010
8.192M
0011
16.384M
0100
1.544M
0101
3.088M
0110
6.176M
0111
12.352M
1000
1.536M
1001
3.072M
1010
6.144M
1011
12.288M
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