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参数资料
型号： DS26334GNA3+
厂商： Maxim Integrated Products
文件页数： 60/121页
文件大小： 0K
描述： IC LIU E1/T1/J1 3.3V 256-CSBGA
产品培训模块： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装： 90
类型： 线路接口装置（LIU）
驱动器/接收器数： 16/16
规程： IEEE 1149.1
电源电压： 3.135 V ~ 3.465 V
安装类型： 表面贴装
封装/外壳： 256-LBGA，CSBGA
供应商设备封装： 256-CSBGA（17x17）
包装： 托盘
DS26334 3.3V, 16-Channel, E1/T1/J1 Short/Long-Haul Line Interface Unit
43 of 121
Table 6-4. BERT Register Set
REGISTER
NAME
HEX FOR
CH 1–8
ADDRESS FOR CHANNELS 1–8
HEX FOR
CH 9–16
ADDRESS FOR CHANNELS 9–16
RW
PARALLEL
INTERFACE
A[7:0] (HEX)
SERIAL
INTERFACE
A[7:1] (HEX)
PARALLEL
INTERFACE
A[7:0] (HEX)
SERIAL
INTERFACE
A[7:1] (HEX)
BERT Control
00
BCR
xx000000
x000000
20
xx100000
x100000
RW
Reserved
—
01
xx000001
x000001
21
xx100001
x100001
—
BERT Pattern Configuration 1
02
BPCR1
xx000010
x000010
22
xx100010
x100010
RW
BERT Pattern Configuration 2
03
BPCR2
xx000011
x000011
23
xx100011
x100011
RW
BERT Seed/Pattern 1
04
BSPR1
xx000100
x000100
24
xx100100
x100100
RW
BERT Seed/Pattern 2
05
BSPR2
xx000101
x000101
25
xx100101
x100101
RW
BERT Seed/Pattern 3
06
BSPR3
xx000110
x000110
26
xx100110
x100110
RW
BERT Seed/Pattern 4
07
BSPR4
xx000111
x000111
27
xx100111
x100111
RW
Transmit Error Insertion Control
08
TEICR
xx001000
x001000
28
xx101000
x101000
RW
Reserved
—
09–0A
xx001001–
x001010
—
29–2A
xx101001–
x101010
—
BERT Status
0C
BSR
xx001100
x001100
2C
xx101100
x101100
R
Reserved
—
0D
xx001101
x001101
2D
xx101101
x101101
—
BERT Status Register Latched
0E
BSRL
xx010011
x010011
2E
xx110011
x110011
RW
BERT Status Register Interrupt Enable
10
BSRIE
xx010000
x010000
30
xx110000
x110000
RW
Reserved
—
11–13
xx010001–
xx010011
X010001–
x010011
31–33
xx110001–
xx110011
x110001–
x110011
—
Receive Bit Error Count Register 1
14
RBECR1
xx010100
x010100
34
xx110100
x110100
R
Receive Bit Error Count Register 2
15
RBECR2
xx010101
x010101
35
xx110101
x110101
R
Receive Bit Error Count Register 3
16
RBECR3
xx010110
x010110
36
xx110110
x110110
R
Receive Bit Count Register 1
18
RBCR1
xx011000
x011000
38
xx111000
x111000
R
Receive Bit Count Register 2
19
RBCR2
xx011001
x011001
39
xx111001
x111001
R
Receive Bit Count Register 3
1A
RBCR3
xx011010
x011010
3A
xx111010
x111010
R
Receive Bit Count Register 4
1B
RBCR4
xx011011
x011011
3B
xx111011
x111011
R
Reserved
—
1C–1E
xx011100–
xx011110
x011100–
x011110
3C–3E
xx111100–
xx111110
x111100–
x111110
—
Address Pointer for Bank Selection
1F
ADDP
xx011111
x011111
3F
xx111111
x111111
RW
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PDF描述
M83723/71W10208 CONN RCPT 2POS WALL MT W/SCKT
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参数描述
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