参数资料
| 型号： | DS3172N+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 65/234页 |
| 文件大小： | 0K |
| 描述： | IC TXRX DS3/E3 DUAL 400-BGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 4 |
| 功能： | 单芯片收发器 |
| 接口： | DS3，E3 |
| 电路数： | 2 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 电流 - 电源： | 328mA |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 400-BBGA |
| 供应商设备封装： | 400-PBGA（27x27） |
| 包装： | 管件 |
| 包括： | DS3 调帧器，E3 调帧器，HDLC 控制器，芯片内 BERT |
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DS3171/DS3172/DS3173/DS3174
157
12.6 HDLC
12.6.1 HDLC Transmit Side Register Map
The transmit side utilizes five registers.
Table 12-17. Transmit Side HDLC Register Map
Address
Register
Register Description
(0,2,4,6)A0h HDLC.TCR
HDLC Transmit Control Register
(0,2,4,6)A2h HDLC.TFDR
HDLC Transmit FIFO Data Register
(0,2,4,6)A4h HDLC.TSR
HDLC Transmit Status Register
(0,2,4,6)A6h HDLC.TSRL
HDLC Transmit Status Register Latched
(0,2,4,6)A8h HDLC.TSRIE
HDLC Transmit Status Register Interrupt Enable
(0,2,4,6)AAh
--
Unused
(0,2,4,6)ACh
--
Unused
(0,2,4,6)AEh
--
Unused
12.6.1.1 Register Bit Descriptions
Register Name:
HDLC.TCR
Register Description:
HDLC Transmit Control Register
Register Address:
(0,2,4,6)A0h
Bit #
15
14
13
12
11
10
9
8
Name
--
TDAL4
TDAL3
TDAL2
TDAL1
TDAL0
Default
0
1
0
Bit #
7
6
5
4
3
2
1
0
Name
--
TPSD
TFEI
TIFV
TBRE
TDIE
TFPD
TFRST
Default
0
Bits 12 to 8: Transmit HDLC Data Storage Available Level (TDAL[4:0]) – These five bits indicate the minimum
number of bytes ([TDAL x 8}+1) that must be available for storage (do not contain data) in the Transmit FIFO for
HDLC data storage to be available. For example, a value of 21 (15h) results in HDLC data storage being available
(THDA=1) when the Transmit FIFO has 169 (A9h) bytes or more available for storage, and HDLC data storage not
being available (THDA=0) when the Transmit FIFO has 168 (A8h) bytes or less available for storage.
Default value (after reset) is 128 bytes minimum available.
Bit 6: Transmit Packet Start Disable (TPSD) – When 0, the Transmit Packet Processor will continue sending
packets after the current packet end. When 1, the Transmit Packet Processor will stop sending packets after the
current packet end.
Bit 5: Transmit FCS Error Insertion (TFEI) – When 0, the calculated FCS (inverted CRC-16) is appended to the
packet. When 1, the inverse of the calculated FCS (non-inverted CRC-16) is appended to the packet causing an
FCS error. This bit is ignored if transmit FCS processing is disabled (TFPD = 1).
Bit 4: Transmit Inter-frame Fill Value (TIFV) – When 0, inter-frame fill is done with the flag sequence (7Eh).
When 1, inter-frame fill is done with all ‘1’s.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| DS3172N+ | 功能描述:网络控制器与处理器 IC Dual DS3/E3 Single Chip Transceiver RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3173 | 功能描述:网络控制器与处理器 IC Triple DS3/E3 Single Chip Transceiver RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3173N | 功能描述:网络控制器与处理器 IC Triple DS3/E3 Single Chip Transceiver RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3174 | 功能描述:网络控制器与处理器 IC Quad DS3/E3 Single Chip Transceiver RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
| DS3174+ | 功能描述:网络控制器与处理器 IC Quad DS3/E3 Single Chip Transceiver RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray |
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