- 您现在的位置：买卖IC网 > Datasheet目录323 > DSP56311EVM (Freescale Semiconductor)KIT EVALUATION FOR DSP56311 Datasheet资料下载
参数资料
| 型号： | DSP56311EVM |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 198/360页 |
| 文件大小： | 0K |
| 描述： | KIT EVALUATION FOR DSP56311 |
| 标准包装： | 1 |
| 类型： | DSP |
| 适用于相关产品： | DSP56311 |
| 所含物品： | 模块板、安装指南、电源、缆线、软件等 |
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Serial Communication Interface (SCI)
Table 8-2. SCI Control Register (SCR) Bit Definitions (Continued)
Bit
Number
4
Bit
Name
SBK
Reset
Value
0
Send Break
Description
A break is an all-zero word frame—a start bit 0, characters of all zeros (including any
parity), and a stop bit 0 (that is, ten or eleven zeros, depending on the mode selected). If
SBK is set and then cleared, the transmitter finishes transmitting the current frame,
sends 10 or 11 0s, and reverts to idle or sending data. If SBK remains set, the transmitter
continually sends whole frames of 0s (10 or 11 bits with no stop bit). At the end of the
break code, the transmitter sends at least one high (set) bit before transmitting any data
to guarantee recognition of a valid start bit. Break can signal an unusual condition,
message, and so on, by forcing a frame error; the frame error is caused by a missing
stop bit.
3
SSFTD
0
SCI Shift Direction
Determines the order in which the SCI data shift registers shift data in or out: MSB first
when set, LSB first when cleared. The parity and data type bits do not change their
position in the frame, and they remain adjacent to the stop bit.
2–0
WDS
0
Word Select
Select the format of transmitted and received data. Asynchronous modes are compatible
with most UART-type serial devices, and they support standard RS-232 communication
links. Multidrop Asynchronous mode is compatible with the MC68681 DUART, the
M68HC11 SCI interface, and the Intel 8051 serial interface. Synchronous data mode is
essentially a high-speed shift register for I/O expansion and stream-mode channel
interfaces. You can synchronize data by using a gated transmit and receive clock
compatible with the Intel 8051 serial interface mode 0. When odd parity is selected, the
transmitter counts the number of ones in the data word. If the total is not an odd number,
the parity bit is set, thus producing an odd number. If the receiver counts an even number
of ones, an error in transmission has occurred. When even parity is selected, an even
number must result from the calculation performed at both ends of the line, or an error in
transmission has occurred.
WDS2
0
0
0
1
1
WDS1
0
0
1
1
0
WDS0
0
1
0
1
0
Mode
0
1
2
3
4
Word Formats
8-Bit Synchronous Data (shift register mode)
Reserved
10-Bit Asynchronous (1 start, 8 data, 1 stop)
Reserved
11-Bit Asynchronous
(1 start, 8 data, 1 even parity, 1 stop)
1
0
1
5
11-Bit Asynchronous
(1 start, 8 data, 1 odd parity, 1 stop)
1
1
0
6
11-Bit Multidrop Asynchronous
(1 start, 8 data, 1 data type, 1 stop)
0
1
1
7
Reserved
DSP56311 User’s Manual, Rev. 2
8-14
Freescale Semiconductor
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| DSP56311EVMIG_D | 制造商:未知厂家 制造商全称:未知厂家 功能描述:DSP56311EVMIG DSP56311EVM Sample Code |
| DSP56311EVMUM | 制造商:未知厂家 制造商全称:未知厂家 功能描述:DSP56311 Evaluation Module Hardware Reference Manual |
| DSP56311FACT | 制造商:未知厂家 制造商全称:未知厂家 功能描述:DSP56311 Higher performance programmable DSP for demanding voice and data applications |
| DSP56311UM | 制造商:未知厂家 制造商全称:未知厂家 功能描述:DSP56311 24-Bit Digital Signal Processor Users Manual |
| DSP56311UMAD | 制造商:未知厂家 制造商全称:未知厂家 功能描述:DSP56311 Users Manual Addendum |
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