参数资料
型号: DSP56311EVM
厂商: Freescale Semiconductor
文件页数: 276/360页
文件大小: 0K
描述: KIT EVALUATION FOR DSP56311
标准包装: 1
类型: DSP
适用于相关产品: DSP56311
所含物品: 模块板、安装指南、电源、缆线、软件等
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Enhanced Filter Coprocessor
Table 10-7. FCSR Bits (Continued)
Bit
Number
11
Bit Name
FDOIE
Reset
Value
0
Description
Filter Data Output Interrupt Enable
This read/write control bit enables the filter data output interrupt. If FDOIE is cleared,
the filter data output interrupt is disabled, and the FDOBF status bit should be polled
to determine whether the FDOR is full. If both FDOIE and FDOBF are set, the EFCOP
requests a data output buffer full interrupt service from the DSP56300 core. A DMA
transfer is enabled if a DMA channel is activated and triggered by this event. For
proper operation, enable the interrupt service routine and the corresponding interrupt
for core processing or enable the DMA transfer and configure the proper trigger for
the selected channel. Never enable both simultaneously.
10
FDIIE
0
Filter Data Input Interrupt Enable
This read/write control bit enables the data input buffer empty interrupt. If FDIIE is
cleared, the data input buffer empty interrupt is disabled, and the FDIBE status bit
should be polled to determine whether the FDIR is empty. If both FDIIE and FDIBE
are set, the EFCOP requests a data input buffer empty interrupt service from the
DSP56300 core. DMA transfer is enabled if a DMA channel is activated and triggered
by this event. For proper operation, enable the interrupt service routine and the
corresponding interrupt for core processing or enable the DMA transfer and configure
the proper trigger for the selected channel. Never enable both simultaneously.
9
0
Reserved. It is read as 0 and write with 0 for future compatibility.
8
FSCO
0
Filter Shared Coefficients Mode
This read/write control bit is valid only when the EFCOP is operating in multichannel
mode (that is, FMLC is set). When FSCO is set, the EFCOP uses the coefficients in
the same memory area (that is, the same coefficients) to implement the filter for each
channel. This mode is used when several channels are filtered through the same
filter. When the FSCO bit is cleared, the EFCOP filter coefficients are stored
sequentially in memory for each channel. To ensure proper operation, never change
the FSCO bit unless the EFCOP is in individual reset state (that is, FEN = 0).
7
FPRC
0
Filter Processing (FPRC) State Initialization Mode
This read/write control bit defines the EFCOP processing initialization mode. When
this bit is cleared, the EFCOP starts processing after a state initialization. (The
EFCOP machine starts computing once the FDM bank contains N input samples for
an N tap filter). When this bit is set, the EFCOP starts processing with no state
initialization. (The EFCOP machine starts computing as soon as the first data sample
is available in the input buffer.) To ensure proper operation, never change the FPRC
bit unless the EFCOP is in individual reset state (that is, FEN = 0).
6
FMLC
0
Filter Multichannel (FMLC) Mode
This read/write control bit enables multichannel mode, allowing the EFCOP to
process several filters (defined by FCHL[5:0] bits in FDCH register) concurrently by
sequentially entering a different sample to each filter. If FMLC is cleared, multichannel
mode is disabled, and the EFCOP operates in single filter mode. To ensure proper
operation, never change the FMLC bit unless the EFCOP is in individual reset state
(that is, FEN = 0).
DSP56311 Reference Manual, Rev. 2
10-38
Freescale Semiconductor
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