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参数资料
| 型号： | DSP56F827FG80E |
| 厂商： | Freescale Semiconductor |
| 文件页数： | 33/60页 |
| 文件大小： | 0K |
| 描述： | IC HYBRID CTRLR 16BIT 128-LQFP |
| 标准包装： | 72 |
| 系列： | 56F8xx |
| 核心处理器： | 56800 |
| 芯体尺寸： | 16-位 |
| 速度： | 80MHz |
| 连通性： | EBI/EMI，SCI，SPI，SSI |
| 外围设备： | POR，PWM，WDT |
| 输入/输出数： | 64 |
| 程序存储器容量： | 136KB（68K x 16） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 5K x 16 |
| 电压 - 电源 (Vcc/Vdd)： | 2.25 V ~ 2.75 V |
| 数据转换器： | A/D 10x12b |
| 振荡器型： | 外部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 128-LQFP |
| 包装： | 托盘 |
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Serial Peripheral Interface (SPI) Timing
56F827 Technical Data, Rev. 12
Freescale Semiconductor
39
3.9 Serial Peripheral Interface (SPI) Timing
1. Parameters listed are guaranteed by design.
Table 3-12 SPI Timing1
Operating Conditions: VSSIO=VSS = VSSA = 0V, VDDA =VDDIO=3.0–3.6V, VDD = 2.25–2.75V, TA = –40° to +85°C, CL ≤ 50pF, fop = 80MHz
Characteristic
Symbol
Min
Max
Unit
See Figure
Cycle time
Master
Slave
tC
50
25
—
ns
Figures
Enable lead time
Master
Slave
tELD
—
25
—
ns
Figure 3-23
Enable lag time
Master
Slave
tELG
—
100
—
ns
Figure 3-23
Clock (SCLK) high time
Master
Slave
tCH
24
12
—
ns
Figures
Clock (SCLK) low time
Master
Slave
tCL
24.1
12
—
ns
Figures
Data set-up time required for inputs
Master
Slave
tDS
20
0
—
ns
Figures
Data hold time required for inputs
Master
Slave
tDH
0
2
—
ns
Figures
Access time (time to data active from high-impedance state)
Slave
tA
4.8
15
ns
Figure 3-23
Disable time (hold time to high-impedance state)
Slave
tD
3.7
15.2
ns
Figure 3-23
Data Valid for outputs
Master
Slave (after enable edge)
tDV
—
4.5
20.4
ns
Figures
Data invalid
Master
Slave
tDI
0
—
ns
Figures
Rise time
Master
Slave
tR
—
11.5
10.0
ns
Figures
Fall time
Master
Slave
tF
—
9.7
9.0
ns
Figures
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